| 主权项 |
1.一种半导体装置,包含:第1导电型半导体基板,由多数第1导电型半导体区及多数第2导电型半导体区邻接交互形成;第1电晶体,将上述第2导电型半导体区做为源区及汲区并将其间之第1导电型半导体区做为通道部;及第2电晶体,将第1导电型半导体区做为源区及汲区并将其间之第2导电型半导体区做为通道部,使该源或汲区兼上述第1电晶体之上述通道部邻接上述第1电晶体形成;而上述第1及第2电晶体中在一方之电晶体工作中另一方之电晶体之第1及第2导电型半导体区之接合被反向偏置。2.如申请专利范围第1项之半导体装置,其中上述第1电晶体包括多数第1闸极,上述第2电晶体包括多数第2闸极,各第1闸极与各第2闸极藉绝缘膜至少部分重叠叠成。3.如申请专利范围第1项之半导体装置,其中上述一方之电晶体工作中上述另一方之电晶体被保持在非导通状态。4.如申请专利范围第1项之半导体装置,更包含:矽氧化膜层,形成在上述第1及第2电晶体与上述第1导电型半导体基板间;第1导电型矽层,形成在上述矽氧化膜层上;及绝缘分离氧化膜,形成在上述第1导电型矽层内并使第1及第2电晶体与周边电晶体绝缘。5.如申请专利范围第2项之半导体装置,更包含:多数位元线,被连接在上述第1及第2电晶体之源区及汲区;及位元扩散线,连接上述位元线与上述第1及第2闸极;而上述位元扩散线向上述第1导电型半导体基板延设。6.如申请专利范围第2项之半导体装置,更包含:多数位元线,被连接在上述第1及第2电晶体之源区及汲区;及位元扩散线,连接上述位元线与上述第1及第2闸极;而上述第1及第2闸极被配置在上述第1导电型半导体基板两端侧,上述位元扩散线从上述两端侧向中间部延设并与上述位元线连接。7.如申请专利范围第1项之半导体装置,更包含:多数位元线,被连接在上述第1及第2电晶体之源区及汲区,而上述多数位元线由金属制成并藉绝缘膜互相被叠层。8.一种半导体装置,其系构成由多数个记忆单元电晶体而成之记忆单元阵列者,其中第1电晶体,包括:第2导电型杂质区,多数个略平行形成于第1导电型半导体基板并成为第2导电型源区及第2导电型汲区;及第1导电型杂质区,存在于上述第1导电型半导体基板之第2导电型源区与第2导电型汲区间之通道部,第2电晶体,包括:第2导电型杂质区,将平行存在于上述第1导电型半导体基板之各第2导电型杂质区两邻之第1导电型杂质区做为多数个第1导电型源区及第1导电型汲区,并存在于此等第1导电型源区及第1导电型汲区间之通道部,由上述构件形成交互嵌装不同导电型电晶体之记忆单元,同时记忆单元阵列,包括:多数个闸极,在上述第1导电型半导体基板上侧形成之闸绝缘膜上侧交叉形成于上述第1导电型杂质区及第2导电型杂质区;及上述记忆单元;一方面为写进一定资料而将与各通道部同导电型之杂质离子注入上述闸电极下方之第1导电型半导体基板之各通道部,使该通道部为高浓度写进信息,一方面在选择将上述第2导电型杂质区做为第2导电型源区及第2导电型汲区之第1电晶体时之工作中,使具有邻接不同种导电型之第2电晶体之第1导电型源区及第1导电型汲区之结合为反向偏置状态,一方面在第2电晶体被选择时之工作中,使上述第1电晶体为反向偏置状态。9.如申请专利范围第8项之半导体装置,其中形成在前述闸绝缘膜上侧之多数个闸极,包括:多数个第1闸极;及多数个第2闸极,装在邻接此等多数个各第1闸极间且藉各第1闸极与绝缘膜叠层;而上述第1闸极及第2闸极中选择闸极改变闸电位使各通道部为导通状态,一方面非选择闸极亦改变闸电位使各通道部为非导通状态,使无高浓度扩散之位元线部作用为导通状态。10.如申请专利范围第8项之半导体装置,其中在形成于第1导电型半导体基板之埋进氧化膜与其上部之分离绝缘膜包围之矽层内,形成上述记忆单元阵列。11.如申请专利范围第9项之半导体装置,其中位元扩散线延设于第1导电型半导体基板两端侧与金属配线短路,或将第1闸极及第2闸极配置在第1导电型半导体基板两端侧,且位元扩散线延设于第1导电型半导体基板中间部与金属配线短路。12.如申请专利范围第8项之半导体装置,其中由金属配线而成之闸极或位元线藉绝缘膜分别配设为2层。13.一种半导体装置,设置多数记忆单元,由第1MOS电晶体及与该第1MOS电晶体不同导电型之第2MOS电晶体邻接而成,共用上述第1MOS电晶体通道部之第1导电型杂质区与上述第2MOS电晶体之第1导电型源区或第1导电型汲区,并使如此共用区之接合反向偏置。14.一种半导体装置,其系构成由多数个记忆单元电晶体而成之记忆单元阵列者,其中上述各记忆单元电晶体,设有邻接之N通道MOS电晶体与P通道MOS电晶体,共用上述N通道MOS电晶体之通道部与上述P通道MOS电晶体之汲极,并共用上述N通道MOS电晶体之源极与上述P通道MOS电晶体之通道部,使共用之上述区之接合部反向偏置。图式简单说明:第一图(a)(b)(c)系依照本发明之半导体装置之一实施形态,第一图(a)系平面图,第一图(b)系第一图(a)之I-I断面图,第一图(c)系第一图(a)之II-II断面图。第二图(a)(b)系上述半导体装置之形成N型半导体区之制造步骤,第二图(a)系第一图(a)之II-II线方向断面图,第二图(b)系第一图(a)之I-I线方向断面图。第三图(a)(b)系上述半导体装置之形成N型非活性部之制造步骤,第三图(a)系第一图(a)之II-II线方向断面图,第三图(b)系第一图(a)之I-I线方向断面图。第四图(a)(b)系上述半导体装置之形成第1闸极之制造步骤,第四图(a)系第一图(a)之II-II线方向断面图,第四图(b)系第一图(a)之I-I线方向断面图。第五图(a)(b)系上述半导体装置之形成汽相生长氧化膜之制造步骤,第五图(a)系第一图(a)之II-II线方向断面图,第五图(b)系第一图(a)之I-I线方向断面图。第六图(a)(b)系上述半导体装置之形成第2闸极之制造步骤,第六图(a)系第一图(a)之II-II线方向断面图,第六图(b)系第一图(a)之I-I线方向断面图。第七图(a)(b)系先前之半导体装置,第七图(a)系平面图,第七图(b)系第七图(a)之III-III断面图。 |
