| 主权项 |
1.一种半导体装置,其特征在于:具备第一重覆单位:具有选择至少2条以上配线的多数解码器;及,第二重覆单位:和前述第一重覆单位同一结构,并且和前述第一重覆单位邻接配置成镜面对称,形成前述第一、第二重覆单位互相共有位于前述第一、第二重覆单位境界部的配线及接点的结构者。2.一种半导体装置,其特征在于:具备第一重覆单位:具有选择字元线的多数解码器,各解码器之输入配线分别连接于位址配线;及第二重覆单位:和前述第一重覆单位邻接配置成镜面对称,此第二重覆单位具有选择字元线的多数解码器,各解码器之输入配线分别连接于位址配线,形成前述第一、第二重覆单位互相共有位于前述第一、第二重覆单位境界部的前述各解码器之输入配线及此输入配线和前述位址配线之接点的结构者。3.如申请专利范围第2项之半导体装置,其中前述第一重覆单位之各解码器具有第一逻辑电路和串联连接于此第一逻辑电路的第二逻辑电路,互相交叉邻接的各解码器之前述第二逻辑电路输出端。4.如申请专利范围第3项之半导体装置,其中前述交叉部位于分离第一导电型井区域间第二导电型分离区域。5.如申请专利范围第3项之半导体装置,其中前述交叉部位于第一导电型井区域和第二导电型井区域的境界部。6.如申请专利范围第2项之半导体装置,其中前述第一重覆单位之各解码器具有第一逻辑电路和串联连接于此第一逻辑电路的第二逻辑电路,交叉连接邻接的各解码器之前述第二逻辑电路输出端和连接于此输出端的前述字元线。7.如申请专利范围第6项之半导体装置,其中前述交叉部位于分离第一导电型井区域间第二导电型分离区域。8.如申请专利范围第6项之半导体装置,其中前述交叉部位于第一导电型井区域和第二导电型井区域的境界部。9.如申请专利范围第3项之半导体装置,其中前述第二重覆单位之各解码器具有第一逻辑电路和串联连接于此第一逻辑电路的第二逻辑电路,互相交叉邻接的各解码器之前述第二逻辑电路输出端。10.如申请专利范围第9项之半导体装置,其中前述交叉部位于分离第一导电型井区域间第二导电型分离区域。11.如申请专利范围第9项之半导体装置,其中前述交叉部位于第一导电型井区域和第二导电型井区域的境界部。12.如申请专利范围第6项之半导体装置,其中前述第二重覆单位之各解码器具有第一逻辑电路和串联连接于此第一逻辑电路的第二逻辑电路,交叉连接邻接的各解码器之前述第二逻辑电路输出端和连接于此输出端的前述字元线。13.如申请专利范围第12项之半导体装置,其中前述交叉部位于分离第一导电型井区域间的第二导电型分离区域。14.如申请专利范围第12项之半导体装置,其中前述交叉部位于第一导电型井区域和第二导电型井区域的境界部。15.如申请专利范围第2项之半导体装置,其中前述第一重覆单位之各解码器具有第一逻辑电路和串联连接于此第一逻辑电路的第二逻辑电路,交叉连接邻接的各解码器之前述第一逻辑电路输出端和前述第二逻辑电路输入端。16.如申请专利范围第15项之半导体装置,其中前述交叉部位于分离第一导电型井区域间的第二导电型分离区域。17.如申请专利范围第15项之半导体装置,其中前述交叉部位于第一导电型井区域和第二导电型井区域的境界部。18.如申请专利范围第15项之半导体装置,其中前述第二重覆单位之各解码器具有第一逻辑电路和串联连接于此第一逻辑电路的第二逻辑电路,交叉连接邻接的各解码器之前述第一逻辑电路输出端和前述第二逻辑电路输入端。19.如申请专利范围第18项之半导体装置,其中前述交叉部位于分离第一导电型井区域间的第二导电型分离区域。20.如申请专利范围第18项之半导体装置,其中前述交叉部位于第一导电型井区域和第二导电型井区域的境界部。21.申请专利范围第2项之半导体装置,其中前述第一重覆单位之各解码器具有第一逻辑电路和串联连接于此第一逻辑电路的第二逻辑电路,互相交叉邻接的各解码器之前述第一逻辑电路输入端。22.如申请专利范围第21项之半导体装置,其中前述交叉部位于分离第一导电型井区域间的第二导电型分离区域。23.如申请专利范围第21项之半导体装置,其中前述交叉部位于第一导电型井区域和第二导电型井区域的境界部。24.申请专利范围第21项之半导体装置,其中前述第二重覆单位之各解码器具有第一逻辑电路和串联连接于此第一逻辑电路的第二逻辑电路,互相交叉邻接的各解码器之前述第一迟辑电路输入端。25.如申请专利范围第24项之半导体装置,其中前述交叉部位于分离第一导电型井区域间的第二导电型分离区域。26.如申请专利范围第24项之半导体装置,其中前述交叉部位于第一导电型井区域和第二导电型井区域的境界部。27.如申请专利范围第2项之半导体装置,其中位于前述第一、第二重覆单位境界部两解码器共有连接于电源配线的接点。28.如申请专利范围第2项之半导体装置,其中前述第一、第二重覆单位配置于记忆胞阵列一侧。29.如申请专利范围第2项之半导体装置,其中前述第一、第二重覆单位阶层地配置于记忆胞阵列一侧。30.如申请专利范围第2项之半导体装置,其中前述第一、第二重覆单位配置于记忆胞阵列两侧。31.一种半导体装置,其特征在于:具备解码器:按照位址信号输出多数字元线驱动电压;多数配线:连接于前述解码器,分别供应前述多数字元线驱动电压;第一重覆单位:具有各输出端分别连接于字元线的多数驱动电路,分别连接前述多数配线;及,第二重程单位:具有各输出端分别连接于字元线的多数驱动电路,分别连接前述多数配线的接点位置和前述第一重覆单位配置成镜面对称,形成位于前述第一、第二重覆单位境界部的各驱动电路互相共有分别连接于前述多数配线的接点的结构者。32.如申请专利范围第31项之半导体装置,其中前述第一重覆单位之各驱动电路互相交叉其输出端。33.如申请专利范围第31项之半导体装置,其中前述第一重覆单位之各驱动电路交叉连接其输出端和连接于此输出端的前述字元线。34.如申请专利范围第31项之半导体装置,其中前述第二重覆单位之各驱动电路互相交叉具输出端。35.如申请专利范围第33项之半导体装置,其中前述第二重覆单位之各驱动电路交叉连接其输出端和连接于此输出端的前述字元线。36.如申请专利范围第31项之半导体装置,其中前述第一、第二重覆单位配置于记忆胞阵列一侧。37.如申请专利范围第31项之半导体装置,其中前述第一、第二重覆单位配置于记忆胞阵列两侧。图式简单说明:第一图为显示习知字元线和字元线驱动电路之关系的第一概略结构图。第二图为显示习知字元线和字元线驱动电路之关系的第二概略结构图。第三图为显示习知字元线和字元线驱动电路之关系的第三概略结构图。第四图为显示习知字元线解码器的电路结构图。第五图为显示习知字元线解码器的概略结构图。第六图为以习知并进连接的情况为例显示的字元线解码器概略结构图。第七图为关于本发明第1实施形态的以使字元线解码器输出端和字元线交叉连接的情况为例显示的概略结构图。第八图为显示第七图结构的位址分配例的概略图。第九图为显示关于本发明第1实施形态的使字元线解码器输出端和字元线交叉连接的情况的他例的概略结构图。第十图A为为了说明测试模态的位址信号和字元线电位之关系而显示的概略图。第十图B为和第十图A对比而显示测试模态的位址信号和字元线电位之关系的概略图。第十一图A及第十一图B分别为为了就形成交叉连接的地方加以说明而显示的DRAM概略截面图。第十二图为显示字元线解码器之图样布设的概略平面图。第十三图为关于本发明第2实施形态的以使内部配线交叉连接的情况为例显示的字元线解码器概略结构图。第十四图为显示第十三图结构的字元线解码器之图样布设的概略平面图。第十五图为关于本发明第3实施形态的以使输入端交叉连接的情况为例显示的字元线解码器概略结构图。第十六图为显示第十五图结构的字元线解码器之图样布设的概略平面图。第十七图为关于本发明第4实施形态的以使和电源配线的接点共有的情况为例显示的字元线解码器概略结构图。第十八图为显示第十七图结构的字元线解码器之图样布设的概略平面图。第十九图为以分配配置于记忆胞阵列两侧的字元线解码器之位址作为并进配置的情况为例显示的概略图。第二十图为以将配置于记忆胞阵列两侧的字元线解码器之位址分配作为镜面对称的情况为例显示的概略图。第二十一图为关于本发明第5实施形态的以使配置于记忆胞阵列两侧的字元线解码器之输出端和字元线叉连接的情况为例显示的概略结构图。第二十二图为显示第二十一图结构的位址分配例的概略图。第二十三图为显示第二十二图变形例的概略图。第二十四图为以使配置于记忆胞阵列两侧的字元线解码器之内部配线交叉连接的情况为例显示的概略结构图。第二十五图为以使配置于记忆胞阵列两侧的字元线解码器之输入端交叉连接的情况为例显示的概略结构图。第二十六图为显示关于本发明第6实施形态的在记忆胞阵列一侧以两级构造配置字元线解码器的情况的位址分配例的概略图。第二十七图为显示分割字元线驱动方式之结构例的概略图。第二十八图为第二十七图所示的分割字元线驱动方式的电路结构图。第二十九图为关于本发明第7实施形态的以将多数重覆单位配置成镜面对称的情况为例显示的分割字元线驱动方式的概略图。第三十图为显示第二十八图结构的字元线驱动电路之图样布设的概略平面图。第三十一图为显示以第三十图的字元线驱动电路为基础所构成的分割字元线驱动方式的图样布设的概略平面图。第三十二图为以字元线驱动电路配置于记忆胞阵列两侧的情况为例显示的分割字元线驱动方式的概略图。第三十三图至第三十六图分别为显示关于本发明第8实施形态的在记忆胞阵列两侧配置字元线驱动电路而成的情况的他例的分割字元线驱动方式的概略图。 |
