| 主权项 |
1.一种半导体积体电路装置的制造方法,其特征是包含以下的过程:(a)在半导体晶圆的第1主面上的第1膜上经由比矽氧化膜的耐蚀刻性还要高的中间膜来形成主要由Ru或RuO2所构成的第2膜之过程;(b)在上述第2膜上形成第3膜之过程;(c)对上述第3膜形成图案之过程;(d)在混合气体环境的气体的滞留时间为100毫秒以下之减压条件下,电浆励起上述混合气体,藉此来蚀刻处理上述第2膜,此情况是在被形成图案的上述第3膜之存在下。2.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述蚀刻是进行到上述中间膜露出为止,并且实施50%以上的过蚀刻。3.如申请专利范围第2项之半导体积体电路装置的制造方法,其中上述中间膜是作为蚀刻阻挡件之用。4.如申请专利范围第3项之半导体积体电路装置的制造方法,其中上述中间膜为矽氮化物,高熔点金属或其氮化物,或高熔点金属的金属间化合物。5.如申请专利范围第4项之半导体积体电路装置的制造方法,其中上述混合气体环境是以氧气为主要成份。6.如申请专利范围第5项之半导体积体电路装置的制造方法,其中上述混合气体环境是被添加氯气。7.如申请专利范围第6项之半导体积体电路装置的制造方法,其中上述中间膜为TiN,Ti,SiN,W,WN,TiW,Ta,或TaN。8.一种半导体积体电路装置的制造方法,其特征是包含以下的过程:(a)在半导体晶圆的第1主面上的第1膜上经由比矽氧化膜的耐蚀刻性还要高的中间膜来形成主要由Ru或RuO2所构成的第2膜之过程;(b)在上述第2膜上形成比矽氧化膜的耐蚀刻性还要高的第3膜之过程;(c)对上述第3膜形成图案之过程;(d)在减压混合气体环境中,电浆励起上述混合气体,藉此来蚀刻处理上述第2膜,此情况是在被形成图案的上述第3膜存在下。9.如申请专利范围第8项之半导体积体电路装置的制造方法,其中上述中间膜与上述第3膜是由实质上同种的材料所构成。10.如申请专利范围第9项之半导体积体电路装置的制造方法,其中上述蚀刻是进行到上述中间膜露出为止,并且实施50%以上的过蚀刻。11.如申请专利范围第10项之半导体积体电路装置的制造方法,其中上述中间膜是作为蚀刻阻挡件之用。12.如申请专利范围第11项之半导体积体电路装置的制造方法,其中在上述过蚀刻过程之后去除上述中间膜的过程中,上述被形成图案的第3膜也被去除。13.如申请专利范围第12项之半导体积体电路装置的制造方法,其中上述中间膜为矽氮化物,高熔点金属或其氮化物,或高熔点金属的金属间化合物。14.如申请专利范围第13项之半导体积体电路装置的制造方法,其中上述混合气体环境是以氧气为主要成份。15.如申请专利范围第14项之半导体积体电路装置的制造方法,其中上述混合气体环境是被添加氯气。16.如申请专利范围第15项之半导体积体电路装置的制造方法,其中上述中间膜为TiN,Ti,SiN,W,WN,TiW,Ta,或TaN。17.一种半导体积体电路装置的制造方法,其特征是包含以下的过程:(a)在半导体晶圆的第1主面上形成第1膜之过程;(b)在上述第1膜上形成第2膜(由蚀刻时比上述第1膜容易附着侧壁的白金族元素或包含这些元素的氧化物所构成)之过程;(c)在上述第2膜上形成第3膜之工程;(d)对上述第3膜形成图案之过程;(e)在减压气体环境中,电浆励起上述气体环境,藉此来蚀刻处理上述第2膜,至上述第1膜露出为止,此情况是在被形成图案的上述第3膜之存在下;(f)在上述减压气体环境或其他的气体环境中,对被施以蚀刻处理的上述第2膜实施50%以上的过蚀刻之过程。18.如申请专利范围第17项之半导体积体电路装置的制造方法,其中上述第2膜为Pt,Ru,RuO2,Ir或IrO2膜,或以这些膜为主要的构成要素之复合膜。19.如申请专利范围第18项之半导体积体电路装置的制造方法,其中上述第1膜与上述第3膜是由实质上同种的材料所构成。20.如申请专利范围第19项之半导体积体电路装置的制造方法,其中上述第1膜是作为蚀刻阻挡件之用。21.如申请专利范围第20项之半导体积体电路装置的制造方法,其中在上述过蚀刻过程之后去除上述中间膜的过程中,上述被形成图案的第3膜也被去除。22.如申请专利范围第21项之半导体积体电路装置的制造方法,其中上述第1膜为矽氮化物,高熔点金属或其氮化物,或高熔点金属的金属间化合物。23.如申请专利范围第22项之半导体积体电路装置的制造方法,其中上述第1膜为TiN,Ti,SiN,W,WN,TiW,Ta,或TaN。24.如申请专利范围第23项之半导体积体电路装置的制造方法,其中上述过蚀刻为80%以上。25.一种半导体积体电路装置的制造方法,其特征是包含以下的过程:(a)在半导体晶圆的第1主面上形成第1膜之过程;(b)在上述第1膜上形成第2膜(由比上述第1膜的蚀刻率大的侧壁附着性的构件所构成)之过程;(c)在上述第2膜上形成第3膜之工程;(d)对上述第3膜形成图案之过程;(e)在减压气体环境中,电浆励起上述气体环境,藉此来蚀刻处理上述第2膜,至上述第1膜露出为止,此情况是在被形成图案的上述第3膜之存在下;(f)在上述减压气体环境或其他的气体环境中,对被施以蚀刻处理的上述第2膜实施50%以上的过蚀刻之过程。26.如申请专利范围第25项之半导体积体电路装置的制造方法,其中上述第2膜为Pt,Ru,RuO2,Ir或I2O2膜,或以这些膜为主要的构成要素之复合膜。27.如申请专利范围第26项之半导体积体电路装置的制造方法,其中上述第1膜与上述第3膜是由实质上同种的材料所构成。28.如申请专利范围第27项之半导体积体电路装置的制造方法,其中上述第1膜是作为蚀刻阻挡件之用。29.如申请专利范围第28项之半导体积体电路装置的制造方法,其中在上述过蚀刻过程之后去除上述中间膜的过程中,上述被形成图案的第3膜也被去除。30.如申请专利范围第29项之半导体积体电路装置的制造方法,其中上述第1膜为矽氮化物,高熔点金属或其氮化物,或高熔点金属的金属间化合物。31.如申请专利范围第30项之半导体积体电路装置的制造方法,其中上述第1膜为TiN,Ti,SiN,W,WN,TiW,Ta,或TaN。32.如申请专利范围第31项之半导体积体电路装置的制造方法,其中上述过蚀刻为80%以上。33.一种半导体积体电路装置的制造方法,其特征是包含以下的过程:(a)在半导体晶圆的第1主面上的第1膜上形成主要由白金族元素或含这些元素的氧化物所构成的第2膜之过程;(b)在上述第2膜上形成第3膜之过程;(c)对上述第3膜形成图案之过程;(d)在气体的滞留时间为25毫秒以下之减压气体环境中,电浆励起上述减压气体环境,藉此来蚀刻处理上述第2膜,此情况是在被形成图案的上述第3膜之存在下。34.一种半导体积体电路装置,其特征是具有:(a)半导体基体表面部;及(b)上述半导体基体表面部的第1膜;及(c)设于上述第1膜上的倾斜角为80度以上,且主要由白金族元素或包含这些元素的氧化物所构成,宽高比为2以上之复数的图案。35.如申请专利范围第34项之半导体积体电路装置,其中上述各图案是取与其下端的宽度同等程度或更为狭窄的间隔而配置。36.如申请专利范围第35项之半导体积体电路装置,其中上述各图案是由:Pt,Ru,RuO2,Ir或IrO2膜,或以这些膜为主要的构成要素之复合膜所作成。37.如申请专利范围第36项之半导体积体电路装置,其中上述倾斜角为85度以上。38.如申请专利范围第37项之半导体积体电路装置,其中上述各图案是由:Ru或RuO2膜,或以这些膜为主要的构成要素之复合膜所作成。39.如申请专利范围第38项之半导体积体电路装置,其中上述各图案为构成记忆体装置的记忆容量之下部电极。40.一种半导体积体电路装置,其特征是具有:(a)半导体基体表面部;及(b)上述半导体基体表面部的第1膜;及(c)设于上述第1膜上,主要由白金族元素或包含这些元素的氧化物所构成,且宽高比为2.5以上之复数的图案。41.如申请专利范围第40项之半导体积体电路装置,其中上述各图案是取与其下端的宽度同等程度或更为狭窄的间隔而配置。42.如申请专利范围第41项之半导体积体电路装置,其中上述各图案是由:Pt,Ru,RuO2,Ir或IrO2膜,或以这些膜为主要的构成要素复合所作成。43.如申请专利范围第42项之半导体积体电路装置,其中上述宽高比为3以上。44.如申请专利范围第43项之半导体积体电路装置,其中上述各图案是由;Ru或RuO2膜,或以这些膜为主要的构成要素之复合膜所作成。45.如申请专利范围第44项之半导体积体电路装置,其中上述各图案为构成记忆体装置的记忆容量之下部电极。46.一种半导体积体电路装置,其特征是具有:(a)半导体基体表面部;及,(b)上述半导体基体表面部的第1膜;及(c)设于上述第1膜上的倾斜角为80度以上,且主要由白金族元素或包含这些元素的氧化物所构成,宽高比为2以上之复数的柱状图案。47.一种半导体积体电路装置,其特征是具有:(a)半导体基体表面部;及(b)上述半导体基体表面部的第1膜;及(c)设于上述第1膜上,主要由白金族元素或包含这些元素的氧化物所构成,且宽高比为2.5以上之复数的柱状图案。48.一种半导体积体电路装置,其特征是具有:(a)半导体基体表面部;及(b)上述半导体基体表面部的第1膜;及(c)设于上述第1膜上之第1方向的倾斜角为87度以上,主要由白金族元素或包含这些元素的氧化物所构成,且上述第1方向的宽高比为3以上,上述第1方向的图案宽度为0.15m以下之复数的电极图案。图式简单说明:第一图系表示使用于本发明之半导体积体电路装置的制造方法之蚀刻装置之一例的剖面概念图。第二图系表示本发明之一实施形态的蚀刻方法之条件,剖面图及特性的实验图表。第三图(a)-第三图(d)系表示实施形态1之实验结果的图表。第四图(a)、(b)系表示二氧化钌被蚀刻的机构之模式断面图。第五图系表示使过蚀刻量变化时的剖面图及蚀刻特性的实验图表。第六图(a)、(b)系表示实施形态1之实验结果的图表。第七图系表示二氧化钌被蚀刻的机构之模式断面图。第八图系表示钉与二氧化钌的蚀刻机构的差异图表。第九图系表示形成实施形态2之DRAM的半导体晶片之全体平面图。第十图系表示实施形态2之DRAM的等价电路图。第十一图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第十二图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第十三图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第十四图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第十五图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第十六图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第十七图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第十八图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第十九图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第二十图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第二十一图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第二十二图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第二十三图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第二十四图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第二十五图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第二十六图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第二十七图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第二十八图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第二十九图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第三十图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第三十一图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第三十二图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第三十三图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第三十四图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第三十五图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第三十六图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第三十七图系以过程顺序来表示实施形态2之DRAM的制造过程之一例的剖面图。第三十八图系表示实施形态2之DRAM的其他例的剖面图。第三十九图系表示实施形态2之DRAM的其他例的剖面图。第四十图系表示实施形态3之DRAM的制造方法之一例的剖面图。第四十一图系表示实施形态3之DRAM的制造方法之一例的剖面图。第四十二图(a)-第四十二图(f)系表示倾斜角与微细图案形状的关系之模式剖面图。第四十三图系表示根据处理时间来描绘出电浆发光强度之图表。 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