| 主权项 |
1.一种半导体积体电路装置,系具有:于第1方向多数配置的单位领域;于上述第1方向多数配置之单位领域上向上述第1方向延伸的第1配线;沿上述多数配置之单位领域,且于该单位领域外向上述第1方向延伸的第2配线;及邻接上述多数单位领域之第1单位领域而设,形成向与上述第1方向交叉之第2方向延伸之第3配线的配线领域;上述第1单位领域,系形成有实现特定逻辑机能之1-多数MOSFET;形成于上述配线领域之第3配线,系作为实现上述第1单位领域所形成之逻辑机能的电路与上述第2配线之间之信号授受使用;上述电路之输入端子系连接上述第1配线及上述第3配线之任一方。2.一种半导体积体电路装置,系具有:于第1方向多数配置的单位领域;于上述第1方向多数配置之单位领域上向上述第1方向延伸的第1配线;沿上述多数配置之单位领域,且于该单位领域外向上述第1方向延伸的第2配线;及邻接上述多数单位领域之中邻接之第1与第2单位领域之间而设,具备向与上述第1方向交叉之第2方向延伸之第3配线的配线领域;上述单位领域,系形成有实现特定逻辑机能之1-多数MOSFET,具连接上述第1配线之第1连接形态,及介由上述第3配线连接第2配线之第2连接形态两方。3.如申请专利范围第2项之半导体积体电路装置,其中向第2方向延伸之第3配线用之上述配线领域,系分别设于邻接之单位领域间,在形成于特定单位领域之逻辑电路,上述第2连接形态为必要时,对应之配线领域被使用。4.如申请专利范围第2项之半导体积体电路装置,其中上述第3配线,系和上述单位领域内连接实现逻辑电路之多数MOSFET间之配线以同一工程形成者。5.一种半导体积体电路装置,系具有:于第1方向多数配置之单位领域;形成于上述第1方向多数配置之单位领域上之中央部,向上述第1方向延伸的信号线;及形成于在上述第1方向多数配置之单位领域上之两侧,向上述第1方向延伸的电源线;上述单位领域,系形成有实现特定逻辑机能之1-多数之MOSFET者,上述电源线,系在以上述第1电压及第2电压动作之逻辑电路所对应单位领域上分别具第1配线宽而形成,在以不同于上述第1电压及第2电压的第3电压动作之逻辑电路所对应之单位领域上,上述第1配线宽系由供给第1或第2电压之电源线及供给第3电压之电源线,及其间之配线间隔分割而成者。6.如申请专利范围第5项之半导体积体电路装置,其中于上述单位领域,形成有N通道型MOSFET及P通道型MOSFET,在形成上述N通道型MOSFET之单位领域上之端部,形成有供给电路之基准电位所对应第1电压的电源线,在形成有上述P通道型MOSFET之单位领域上之端部,形成有供给电源电压对应之第2电压的电源线。7.一种半导体积体电路装置,系具有:于第1方向多数配置之单位领域;形成于上述第1方向多数配置之单位领域上之中央部,向上述第1方向延伸的信号线;及形成于在上述第1方向多数配置之单位领域上之两侧,向上述第1方向延伸的电源线;上述单位领域,系形成有实现特定逻辑机能之1-多数之MOSFET者,构成上述MOSFET之源极,汲极之半导体领域之一端侧,系形成接近上述单位领域之端部者。8.如申请专利范围第7项之半导体积体电路装置,其中上述信号线及电源线系由第2层金属配线层构成,连接上述MOSFET之闸极,源极及汲极之信号线,系由第2层金属配线层构成。9.一种半导体积体电路装置,系具有:于第1方向多数配置之单位领域;形成于上述第1方向多数配置之单位领域上之中央部,向上述第1方向延伸的第1信号线;及形成于在上述第1方向多数配置之单位领域上之两侧,具向上述第1方向延伸之第1及第2电源线的第1格群;于第1方向多数配置之单位领域;形成于上述第1方向多数配置之单位领域上之中央部,向上述第1方向延伸的第2信号线;及形成于在上述第1方向多数配置之单位领域上之两侧,具向上述第1方向延伸之第1及第2电源线的第2格群;上述第1格群及第2格群,使其第1或第2电源线对应之单位领域之端部互相邻接般背对背配置各单位领域,以具有上述第1或第2电源线之1个电源线构成之同时,令对应该电源线设置之接触部,配合上述单位领域之基准之节矩而形成。10.一种半导体积体电路装置,系具有:于第1方向多数配置的单位领域;形成于多数配置在上述第1方向之矩形单位领域上,且向上述第1方向延伸的第1配线;及沿上述多数配置之单位领域,且形成于该单位领域外向上述第1方向延伸的第2配线;上述单位领域,系形成有实现特定逻辑电路之1-多数MOSFET;上述多数MOSFET之中,汲极领域于上述第1方向以多数并列配置,该此以并列形态连接构成1个MOSFET者,其各汲极系具有连接上述第2配线之多数配线。11.如申请专利范围第10项之半导体积体电路装置,其中上述第1配线及第2配线系以第2层金属配线层构成,连接上述MOSFET之汲极与第2配线之配线,系以第1层金属配线层构成。12.一种半导体积体电路装置,系具有:于第1方向多数配置之单位领域;形成于上述第1方向多数配置之单位领域上之中央部,向上述第1方向延伸的第1信号线;形成于在上述第1方向多数配置之单位领域上之两侧,具向上述第1方向延伸第2电源线的单位电路;及上述单位电路之多数个于第2方向并列配置而成的电路方块;于上述第2方向在电路方块两侧将供给上述第1,第2电源线对应之第1电压,第2电压的第3电源线及第4电源线对分别延伸配置于上述第2方向,将成对之第3电源线及第4电源线分别互相连接于上述单位电路之第1电源线及第2电源线。13.如申请专利范围第12项之半导体积体电路装置,其中上述电路方块,系于半导体晶片之第1方向之中央部,沿并列配置于上述第2方向之多数接合焊垫列配置,于上述半导体晶片两侧,构成具相同记忆构成之记忆阵列,挟持上述电路方块及接合焊垫般配置。14.如申请专利范围第13项之半导体积体电路装置,其中于上述半导体晶片之第2方向中央部,形成上述记忆阵列之不良救济用之冗长电路;上述记忆阵列,系由上述电路方块,接合焊垫列,及冗长电路分割为4个。15.一种半导体积体电路装置,系具有:于第1方向连续,多数配置的单位领域;将上述多数单位领域延伸于上述第1方向的第1配线;沿上述多数配置之单位领域,且于该单位领域外向上述第1方向延伸的第2配线;分别设于邻接之上述单位领域间的中间领域;及向与上述第1方向交叉之第2方向延伸,形成于上述中间领域之任一,且连接上述第2配线的第3配线;上述单位领域具有构成单位领域之电晶体;形成上述第3配线之中间领域所对应单位领域,其逻辑电路之输入信号系由上述第1配线及第3配线接受;未形成上述第3配线之中间领域所对应单位领域,其逻辑电路之输入信号系由上述第1配线接受。16.一种半导体积体电路装置,系具有:于第1方向多数配置的矩形单位领域;于上述第1方向多数配置之单位领域上向上述第1方向延伸之第1配线;沿上述多数配置之矩形单位领域,且于该单位领域外向上述第1方向延伸之第2配线;及邻接上述单位领域而设,形成向与上述第1方向直交之第2方向延伸之第3配线的配线领域;上述单位领域,系形成有实现特定逻辑机能之1-多数电路元件者;形成于上述配线领域之第3配线,系作为实现上述单位领域上所形成逻辑机能之电路元件与上述第2配线之间之信号授受使用;上述电路之输入端子系连接上述第1配线及上述第3配线之任一方。图式简单说明:第一图:本发明之动态型RAM之一实施例之概略布局图。第二图:第一图中各电路方块之一实施例之概略元件布局图。第三图:构成第一图中之电路方块之格之一实施例之概略元件布局图。第四图:构成第一图中之电路方块之格之另一实施例之概略元件布局图。第五图:构成第一图中之电路方块之格之另一实施例之概略元件布局图。第六图:构成第一图中之电路方块之格之另一实施例之概略元件布局图。第七图:构成第一图中之电路方块之格之另一实施例之概略元件布局图。第八图:对以第一图中之电路方块构成之周边电路供给电源之一实施例说明用之配线布局图。第九图A,第九图B:本发明适用之动态型RAM之另一实施例之概略构成图。第十图:本发明之动态型RAM之一实施例之概略布局图。第十一图:以本发明之动态型RAM之感测放大器部为中心之由位址输入至资料输出止之简略化之一实施例之电路图。第十二图:本发明适用之SDRAM之一实施例之全体方块图。 |
