| 主权项 |
1.一种制造嵌入式快闪积体电路的方法,包括:在半导体基底上成形光阻膜;对该光阻膜制作图案,以露出快闪记忆体阵列中的源极线区以及CMOS电路中的多晶矽膜区,其中该多晶矽膜用来成形NMOS电晶体的闸极;以及以杂质离子同时植入该露出的源极线区及该露出的多晶矽膜区。2.如申请专利范围第1项的方法,进一步包括在该源极线中蚀刻复数个隔离区的步骤。3.如申请专利范围第1项的方法,其中的该杂质离子选用自磷及砷。4.如申请专利范围第1项的方法,进一步包括对该多晶矽膜区制作图案与蚀刻的步骤,以形成至少一个NMOS电晶体的一个闸极以及至少一个PMOS电晶体的一个闸极。5.如申请专利范围第4项的方法,其中该制作图案与蚀刻该多晶矽膜包括:在该多晶矽膜上成形抗反射被覆膜;在该抗反射膜上成形光阻膜;制作图案并去除部分该光阻膜以露出该多晶矽膜的掺杂及未掺杂区;蚀刻该抗反射被覆膜;以及同时蚀刻该多晶矽膜的掺杂及未掺杂区。6.一种制造嵌入式快闪积体电路的方法,包括:在半导体基底上成形光阻膜;对该光阻膜制作图案,以露出快闪记忆体阵列中的源极线区以及CMOS电路中的多晶矽膜区;蚀刻在该源极线区中的复数个隔离区,以露出在该隔离区下方的复数个矽区;以杂质离子同时植入该露出的源极线区及该露出的多晶矽膜区;以及对该多晶矽膜区制作图案与蚀刻,以形成至少一个NMOS电晶体的一个闸极以及至少一个PMOS电晶体的一个闸极。7.如申请专利范围第6项的方法,其中的该杂质离子选用自磷及砷。8.如申请专利范围第6项的方法,其中对该多晶矽膜区的该蚀刻包括:流入电浆蚀刻室中的HBr为110-140sccm;流入电浆蚀刻室中的Cl2为30-60sccm流入电浆蚀刻室中的HeO2为12-19sccm电浆蚀刻室中的压力保持在3-7毫托电浆蚀刻室的电源功率保持在500-600瓦电浆蚀刻至的偏压功率保持在25-60瓦电浆蚀刻室的阴极温度保持在55℃电浆蚀刻室的壁及圆顶温度为80℃以端点侦测器使用2880埃的波长决定蚀刻时间。9.一种对掺杂及未掺杂之多晶矽制作图案与同时蚀刻的方法,包括:提供包括掺杂及未掺杂区的多晶矽膜;在该多晶矽膜上成形抗反射膜;在该抗反射膜上成形光阻膜;对该光阻膜制作图案并去除部分的光阻膜,以露出该多晶矽膜之掺杂及未掺杂的区域;蚀刻该抗反射被覆膜;以及同时蚀刻该多晶矽膜的该掺杂与未掺杂区。10.如申请专利范围第9项的方法,其中对该抗反射被覆膜的该蚀刻包括:流入电浆蚀刻室中的HBr为85-100sccm;流入电浆蚀刻室中的O2为15-20sccm电浆蚀刻室中的压力保持在4-8毫托电浆蚀刻室的电源功率保持在300-320瓦电浆蚀刻室的偏压功率保持在110-170瓦电浆蚀刻室的阴极温度保持在55℃电浆蚀刻室的壁及圆顶温度为80/80℃以端点侦测器使用3090埃的波长及35%的过蚀时间决定蚀刻时间。11.如申请专利范围第9项的方法,其中蚀刻该多晶矽膜之掺杂与未掺杂区包括:流入电浆蚀刻室中的HBr为110-140sccm;流入电浆蚀刻室中的Cl2为30-60sccm流入电浆蚀刻室中的HeO2为12-19sccm电浆蚀刻室中的压力保持在3-7毫托电浆蚀刻室的电源功率保持在500-600瓦电浆蚀刻室的偏压功率保持在25-60瓦电浆蚀刻室的阴极温度保持在55℃电浆蚀刻室的壁及圆顶温度为80℃以端点侦测器使用2880埃的波长决定蚀刻时间。图式简单说明:第一图A-第一图G是嵌入式快闪积体电路的剖面图,包括一快闪记忆体格、一PMOS电晶体以及一NMOS电晶体,各图说明本发明之实施例的步骤。 |
