| 主权项 |
1.一种以漂浮闸极记忆装置之闸/源极、基底/通道进行抹除之方法,包括:首先使该漂浮闸极记忆装置所在之一基底接地,并提供一第一相对高电压予该漂浮闸极记忆装置之一源极区,同时提供一第一相对低电压予该漂浮闸极记忆装置之一控制闸极;及随后保持该基底接地,并使该源极区处于漂浮状态,同时提供一第二负値电压予该控制闸极。2.如申请专利范围第1项所述之抹除方法,其中,在提供该第一相对低电压予该漂浮闸极记忆装置之控制闸极时,同时使该漂浮闸极记忆装置之一汲极区处于漂浮状态。3.如申请专利范围第1项所述之抹除方法,其中,在提供该第二负値电压予该控制闸极时,同时便该漂浮闸极记忆装置之一汲极区处于漂浮状态。4.如申请专利范围第1项所述之抹除方法,其中,提供该源极区之该第一相对高电压约为5-15V左右。5.如申请专利范围第1项所述之抹除方法,其中,提供该控制闸极之该第一相对低电压约为0V左右。6.如申请专利范围第1项所述之抹除方法,其中,提供该控制闸极之该第二负値电压约为-8--18V左右。7.一种漂浮闸极记忆装置之抹除方法,其中该漂浮闸极记忆装置包括一第一型源极区及一第一型汲极区,两者形成于一第二型半导体区,一通道区则自该源极区延伸至该汲极区,一漂浮闸极,位于该通道区上,及一控制闸极,位于该漂浮闸极上,其包括下列步骤:首先使该第二型半导体区接地;同时提供一第一相对高电压脉冲予该源极区;同时提供一第一相对低电压予该控制闸极;同时使该汲极区处于漂浮状态;随后保持该第二型半导体区接地;同时提供一第二负値电压脉冲予该控制闸极;及同时使该汲极区及源极区处于漂浮状态。8.如申请专利范围第7项所述之抹除方法,其中,提供该源极区之该第一相对高电压脉冲约为10左右。9.如申请专利范围第7项所述之抹除方法,其中,提供该控制闸极之该第一相对低电压约为0V左右。10.如申请专利范围第7项所述之抹除方法,其中,提供该控制闸极之该第二负値电压脉冲约为-12V左右。11.如申请专利范围第7项所述之抹除方法,其中,该第一型包括N型,该第二型包括P型。12.如申请专利范围第7项所述之抹除方法,其中,该源极区包括一双扩散N型源极区。13.如申请专利范围第12项所述之抹除方法,其中,该双扩散N型源极区包括一扩散深度较深但属于淡掺杂之N-掺植区,及一扩散深度较浅但属于浓掺杂之N+掺植区。14.一种快闪式可电性抹除及可程式唯读记忆装置之抹除方法,包括一第一抹除阶段及一第二抹除阶段,其中,该第一抹除阶段包括:使该唯读记忆装置所在之一基底接地,同时提供一约10V左右之电压脉冲予该唯读记忆装置之一源极区,同时将该唯读记忆装置之一控制闸极接地,同时使该唯读记忆装置之一汲极区处于漂浮状态;及该第二抹除阶段包括:保持该第二型半导体区接地,同时提供一约-12V左右之电压脉冲予该控制闸极,同时使该汲极区及该源极区处于漂浮状态。15.如申请专利范围第14项所述之抹除方法,其中,该第一抹除阶段约持续5-100msec。16.如申请专利范围第15项所述之抹除方法,其中,该第二抹除阶段约持续5-100msec。17.如申请专利范围第14项所述之抹除方法,其中,该第一抹除阶段约持续50msec。18.如申请专利范围第17项所述之抹除方法,其中,该第二抹除阶段约持续50msec。图式简单说明:第一图a系显示习知快闪EEPROM单元的剖面图;第一图b系显示习知快闪EEPROM单元的三层井区结构剖面图;第二图a系显示一依据第一图之习知快闪EEPROM单元,实施传统程式化步骤之示意图;第二图b系显示一依据第二图a之传统程式化步骤,提供不同电压予源极区、汲极区、闸极及基底之波形时序图;第三图a系显示一依据第一图之习知快闪EEPROM单元,实施传统抹除步骤之示意图;第三图b系显示一依据第三图a之传统抹除步骤,提供不同电压予源极区、汲极区、闸极及基底之波形时序图;第四图系显示一依据第二图b及第三图b实施传统程式化/抹除步骤时,记忆单元容忍度之测试图;第五图a系显示一漂浮闸极记忆单元;第五图b系显示一依据第五图a之漂浮闸极记忆单元所实施之程式化步骤中,提供不同电压予源极区、汲极区、闸极及基底之波形时序图;第五图c系显示一依据第五图a之漂浮闸极记忆单元所实施之抹除步骤中,提供不同电压予源极区、汲极区、闸极及基底之波形时序图;及第五图d系显示第五图a之漂浮闸极记忆单元依据第五图c之第一抹除阶段进行抹除后之剖面图;第五图e系显示第五图a之漂浮闸极记忆单元依据第五图c之第二抹除阶段进行抹除后之剖面图;及第六图系显示一依据第五图b之漂浮闸极记忆单元实施本发明程式化/抹除步骤时,漂浮闸极记忆单元容忍度之测试图。 |
