| 主权项 |
1.一种半导体元件,其包含:一电晶体,其具有形成于一半导体底材上之第一杂质区域与第二杂质区域,以及一形成于该半导体底材上之闸极电极;一第一绝缘薄膜,其用以覆盖该电晶体;一电容器,其系形成于该第一绝缘薄膜上,该电容器具有一由铁电质材料或高介电材料中之一者所形成之介电薄膜,以及设置成将该介电薄膜置于其间之上部电极与下部电极;及一氧化矽薄膜,其系形成于该电容器上并具有其平坦的表面,至少该氧化矽薄膜之平坦的表面系含有氮。2.如申请专利范围第1项之半导体元件,其中凹穴系形成于该氧化矽薄膜之内部。3.如申请专利范围第1项之半导体元件,其进一步包含:一第二绝缘薄膜,其系形于该电容器与该氧化矽薄膜之间;及一布线,其系形成于该第二绝缘薄膜上。4.如申请专利范围第2项之半导体元件,其进一步包含:一第三绝缘薄膜,其系形成于该氧化矽薄膜上。5.一种半导体元件,其包含:一电晶体,其具有形成于一半导体底材上之第一杂质区域与第二杂质区域,以及一形成于该半导体底材上之闸极电极;一第一绝缘薄膜,其用以覆盖该电晶体;一电容器,其系形成于该第一绝缘薄膜上,该电容器具有一由铁电质材料或高介电材料中之一者所形成之介电薄膜,以及设置成将该介电薄膜置于其间之上部电极与下部电极;一第二绝缘薄膜,其系形成于该电容器上;一局部互连,其系形成于该第二绝缘薄膜上,以将该电容器之上部电极电气连接至该第一杂质区域;一第三绝缘薄膜,其系形成于该局部互连与该第二绝缘薄膜上;一第一布线,其系形成于该第三绝缘薄膜上,并经由一形成于该第一绝缘薄膜、第二绝缘薄膜与第三绝缘薄膜上之孔而电气连接至该第二杂质区域;一第四绝缘薄膜,其系形于该第一布线上,并具有其上部平坦的表面;及一第二布线,其系形成于该第四绝缘薄膜上。6.如申请专利范围第5项之半导体元件,平中一部份自该第四绝缘薄膜之上表面曝露的凹穴系形成于该第四绝缘薄膜之内部。7.如申请专利范围第6项之半导体元件,其中该凹穴系位于多个电容器间之区域。8.如申请专利范围第6项之半导体元件,其进一步包含:一第五绝缘薄膜,其系形成于该第四绝缘薄膜上,以覆盖自该第四绝缘薄膜之上表面曝露的凹穴。9.如申请专利范围第5项之半导体元件,其中该第二布线系经由形成于该第四绝缘薄膜内之孔而连接至该第一布线。10.如申请专利范围第5项之半导体元件,其中该第三绝缘薄膜与该第四绝缘薄膜系由氧化矽薄膜所形成。11.如申请专利范围第5项之半导体元件,其中该第一绝缘薄膜之上表面系为一平坦的表面。12.一种半导体元件,其包含:一电晶体,其具有形成于一半导体底材上之第一杂质区域与第二杂质区域,以及一形成于该半导体底材上之闸极电极;一第一绝缘薄膜,其用以覆盖该电晶体;一电容器,其系形成于该第一绝缘薄膜上,该电容器具有一由铁电质材料或高介电材料中之一者所形成之介电薄膜,以及设置成将该介电薄膜置于其间之上部电极与下部电极;一第二绝缘薄膜,其用以覆盖该电容器上;及其中该第二绝缘薄膜之一表面系被平坦化及电浆退火。13.一种制造半导体元件之方法,其包括下列步骤:于一半导体底材上形成一电晶体;于该半导体底材上形成一第一绝缘薄膜,以覆盖该电晶体;于该第一绝缘薄膜上形成一电容器,该电容器含有一由铁电质材料或高介电材料中之一者所形成之介电薄膜,以及形成用以将该介电薄膜置于其间之上部电极与下部电极;于该电容器上形成一第二绝缘薄膜;藉由抛光该第二绝缘薄膜而平坦化一上表面;藉由电浆退火而对该第二绝缘薄膜施加一脱水程序。14.如申请专利范围第13项之方法,其中该电浆退火系藉由将一N2O、N2.NO与O2之单一气体,或一含有一N2O、N2.NO与O2之混合气体加以电浆化而执行。15.如申请专利范围第13项之方法,其中该第二绝缘薄膜系藉由使用TEOS气体之电浆增强CVD方法而形成。16.如申请专利范围第13项之方法,其中凹穴系形成于该第二绝缘薄膜内。17.如申请专利范围第16项之方法,其中该凹穴之上部系藉由抛光该第二绝缘薄膜而曝露。18.如申请专利范围第13项之方法,其进一步包含下列步骤:于脱水程序后,于该第二绝缘薄膜上形成一第三绝缘薄膜。19.如申请专利范围第13项之方法,其进一步包含下列步骤:于该电容器与第二绝缘薄膜之间形成一第四绝缘薄膜,以覆盖该电容器;及于该第二绝缘薄膜与第四绝缘薄膜之间形成一布线。图式简单说明:第一图至第十六图系显示根据本发明一实施例之半导体元件制造方法的截面图;第十七图A系显示于第八图中沿I-I线所取之截面形的截面图,而第十七图B系显示于第九图中沿II-II线所取之截面形的截面图,而第十七图C系显示于第十一图中沿III-III线所取之截面形的截面图,而第十七图D系显示于第十三图中沿IV-IV线所取之截面形的截面图;第十八图A系显示以微照相为主所描述之第十七图B内之截面形的截面图,而第十八图B系显示以微照相为主所描述之第十七图C内之截面形的截面图;第十九图A至第十九图D图系显示.于第十七图B内之凹穴未充分地被一绝缘薄膜掩埋时之步骤的截面图;第二十图系显示使用于本发明实施例之半导体元件的记忆槽内之电容器内的遗漏电流与累积的可能性,其中表示累积可能性之纵座标与表示遗漏电流之横座标系以对数作图;第二十一图系显示本发明实施例之半导体光件之记忆槽区域之传导图案的设置;及第二十二图系显示形成于本发明实施例内之电容器内之脱水程序时间与极化电荷数量的关系。 |
