| 主权项 |
2.如申请专利范围第1项之积体电路,其中m个转折将第一信号线对之第一及第二信号线分割成为m+1个区段。3.如申请专利范围第2项之积体电路,其中沿一信号线路径之第一信号线区段之总长度大约等于第二信号线区段之总长度。4.如申请专利范围第1项之积体电路,其中m=1。5.如申请专利范围第1,2,3或4项之积体电路,其中第二信号线对包含n个v-h转折,n为不等于m之整数。6.如申请专利范围第5项之积体电路,其中假使n>0,n转折将第二信号线对之第一及第二信号线分割成n+1个区段。7.如申请专利范围第6项之积体电路,其中沿第二信号线对之一信号线路径之第一信号线区段之总长度与第二信号线区段之总长度大约相等。8.如申请专利范围第7项之积体电路,其中m个转折及n个转折系沿第一及第二信号线对置放以转换在信号线对之间之耦合杂讯成为共模噪声。9.如申请专利范围第5项之积体电路,其中n等于2或3。10.如申请专利范围第9项之积体电路,其中n个转折将第二信号线对之第一及第二信号线分割成n+1个区段。11.如申请专利范围第10项之积体电路,其中沿着第二信号线对之一信号线路径之第一信号线区段之总长度与第二信号线区段之总长度大约相等。12.如申请专利范围第11项之积体电路,其中m个转折及n个转折系沿第一及第二信号线对置放以转换在信号线对之间之耦合杂讯成为共模噪声。13.如申请专利范围第5项之积体电路,其中m个转折及n个转折系沿第一及第二信号线对置放以转换在信号线对之间之耦合杂讯成为共模噪声。14.如申请专利范围第1项之积体电路,其中信号对包含位元线对,其具有占有在第一及第二位元线位准之第一及第二位元线路径之第一及第二位元线。15.如申请专利范围第14项之积体电路,其中m个转折将第一位元线对之第一及第二位元线分割成m+1个区段。16.如申请专利范围第15项之积体电路,其中沿着一信号线路径之第一位元线区段之总长度与第二位元线区段之总长度大约相等。17.如申请专利范围第16项之积体电路,其中m=1。18.如申请专利范围第14,15,16或17项之积体电路,其中第二位元线对包含n个v-h转折,n为不等于m之整数。19.如申请专利范围第18项之积体电路,其中假使n>0,n个转折将第二位元线对之第一及第二位元线分割成n+1个区段。20.如申请专利范围第19项之积体电路,其中沿着第二位元线对之位元线路径之第一位元线区段之总长度与第二位元线区段之总长度大约相等。21.如申请专利范围第20项之积体电路,其中m个转折及n个转折系沿着第一及第二位元线对置放以转换在信号线对之间之耦合杂讯成为共模噪声。22.如申请专利范围第21项之积体电路,更包含耦合至位元线之记忆单元。23.如申请专利范围第22项之积体电路,更包含耦合至位于下位元线位准之位元线区段之记忆单元。24.如申请专利范围第18项之积体电路,其中m个转折及n个转折系沿着第一及第二位元线对置放以转换在信号线对之间之耦合杂讯成为共模噪声。图式简单说明:第1图显示一记忆单元;第2图显示具有垂直转折之多重位准位元线架构;及第3至5图显示用于减少在信号线中之耦合杂讯之影响之本发明之实施例。 |
