| 主权项 |
1.一种半导体结构,包括:一基底;二个或更多个相邻的导体,该等导体配置在形成于该基底上方的至少一个介电质层内;其中每对相邻的导体被一间隙分隔开;及一形成于介于该二相邻导体之间的该间隙内之第一高介电常数材料。2.如申请专利范围第1项之半导体结构,其中包括至少一个导体的至少一个连续导体平面被提供于相邻导体的上方,尚包括配置在该等相邻导体中的至少一个导体与该至少一个连续导体平面之间的第二高介电常数材料。3.如申请专利范围第1项之半导体结构,其中该高介电常数材料被从包括铁电体、张弛体、顺电体、钙钛矿、烧绿石、叠层钙钛矿或任何介电常数大于或等于10的材料之群组中选出。4.如申请专利范围第1项之半导体结构,其中之导体系由包括金、铂、钯、铱、铑、钌、钼、铝、铜、钨、其合金、与被掺杂的多晶矽之群组中的至少一个制成。5.如申请专利范围第1项之半导体结构,尚包括一形成于该高介电常数材料与该等导体之间的扩散阻障材料。6.如申请专利范围第5项之半导体结构,其中该扩散阻障材料系从包括RuO2,IrO2,Re2O3,TiN,TaN与TaSiN之群组中选出。7.如申请专利范围第1项之半导体结构,其中该等相邻导体中的至少一对包括一电源供应线与一接地导线。8.如申请专利范围第2项之半导体结构,其中该等相邻导体中的至少一对包括一对金属线。9.如申请专利范围第8项之半导体结构,其中该至少一个连续导体平面包括一第一连续平面,该第一连续平面包括至少一个电气耦合到该对金属线中的至少一个金属线之导电通道。10.如申请专利范围第9项之半导体结构,其中该至少一个连续导电平面还包括一包含配置在该第一连续平面上方之额外相邻导体的第二导体平面。11.如申请专利范围第10项之半导体结构,其中该第二导体平面还包括配置在该等额外相邻导体之间的第三高介电常数材料。12.如申请专利范围第2项之半导体结构,尚包括至少一个配置在该第二高介电常数材料与该至少一个导体之间的导电阻障材料。13.如申请专利范围第11项之半导体结构,尚包括至少一个配置在该第三高介电常数材料与该等额外相邻导体之间的导电阻障材料。14.如申请专利范围第1项之半导体结构,其中该间隙是在0.1到2.0微米的范围内。15.一种用以提供在一基底上具有第一与第二相邻导体的高效能半导体结构之方法,该方法包括下列步骤:在基底上形成第一导体;邻接于该第一导体的至少一侧沉积一第一高介电常数材料;及邻接于该第一高介电常数材料形成一第二导体。16.如申请专利范围第15项之方法,尚包括沉积一导电扩散阻障材料于该第一高介电常数材料与各该第一与第二导体之间。17.如申请专利范围第15项之方法,其中该第一与第二导体被制造在基底表面上。18.如申请专利范围第17项之方法,尚包括下列步骤:在该第一与第二导体之一的表面上沉积一第二高介电常数材料;及在该第二高介电常数材料上方形成一第三导体。19.如申请专利范围第18项之方法,尚包括沉积一导电扩散阻障材料于第二高介电常数材料与第三导体之间的步骤。20.如申请专利范围第15项之方法,其中该第二导体形成于该结构的一连续平面处的第一高介电常数材料上方。图式简单说明:图1显示PZT铁电薄膜之典型磁滞I-V切换环路与其操作特性曲线;图2A显示一平面晶片上电容器的第一种可能的以前技术实施例;图2B显示一平面晶片上电容器的第二种可能的以前技术实施例;图3A到3C提供根据本发明之侧面解耦合电容器的示意图;图4A到4G提供用以制造图3C之结构的处理流程之侧面剖面图;图5提供根据本发明之解耦合电容器的一种可能垂直实施例的侧面透视图;图6提供根据本发明之半导体结构的顶视图,该半导体结构包括介于一平面上邻接相互连接的线之间与介于相互连接的平面之间的垂直解耦合电容器之侧面解耦合电容器;图7A到7F提供用以制造图3A之晶片上解耦合电容器的处理流程之举例说明图;且图8A到8K提供用以制造图5之晶片上解耦合电容器的处理流程之举例说明图。 |
