| 主权项 |
1.一种同相位/反相位信号产生电路,其包括有:一第一闭锁装置,具有重设定和预设定的功能;一第二闭锁装置,具有重设定和预设定的功能;一第三闭锁装置,具有重设定和预设定的功能;其中所述第一闭锁装置、第二闭锁装置和第三闭锁装置并联至一致能讯号(enable signal);当想要产生同相位之信号时,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为第一电位,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端同设定为第二电位,之后切换所述致能开关,其中所述第一电位系高电位和低电位其中之一,而第二电位为第一电位的反相电位;当想要产生反相位之信号时,将所述第一闭锁装置和第二闭锁装置的输入端同设为第一电位而将第三闭锁装置的输入端设为第二电位,将所述第一闭锁装置和第二闭锁装置的输出端同设定为第二电位而将第三闭锁装置的输出端设为第一电位,之后切换所述致能开关。2.如申请专利范围第1项所述之同相位/反相位信号产生电路,其中所述产生同相位之信号时,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为1,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端重设定为0,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。3.如申请专利范围第1项所述之同相位/反相位信号产生电路,其中所述产生同相位之信号时,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为0,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端预设定为1,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。4.如申请专利范围第1项所述之同相位/反相位信号产生电路,其中所述产生反相位之信号时,将所述第一闭锁装置和第二闭锁装置的输入端同设为0而将第三闭锁装置的输入端设为1,将所述第一闭锁装置和第二闭锁装置的输出端同预设定为1而将第三闭锁装置的输出端重设定为0,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。5.如申请专利范围第1项所述之同相位/反相位信号产生电路,其中所述产生反相位之信号时,将所述第一闭锁装置和第二闭锁装置的输入端同设为而将第三闭锁装置的输入端设为0,将所述第一闭锁装置和第二闭锁装置的输出端同重设定为0而将第三闭锁装置的输出端预设定为1,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。6.一种同相位/反相位信号产生电路,用以在具有受测讯号路径和干扰讯号路径的受测电路上产生同相位或反相位的讯号,藉以量测所述受测电路因耦合电容所导致的传输延迟,其包括有:一第一闭锁装置和一第二闭锁装置,其输出端连接至所述干扰讯号路径;其中所述第一闭锁装置和第二闭锁装置皆具有重设定和预设定的功能;一第三闭锁装置,具有重设定和预设定的功能,其输出端连接至所述受测讯号路径;其中所述第一闭锁装置、第二闭锁装置和第三闭锁装置并联至一致能开关;当想要产生同相位之信号时,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为第一电位,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端同设定为第二电位,之后切换所述致能开关,便会在所述受测电路中产生同相位之信号,其中所述第一电位系高电位和低电位其中之一,而第二电位为第一电位的反相电位;当想要产生反相位之信号时,将所述第一闭锁装置和第二闭锁装置的输入端同设为第一电位而将第三闭锁装置的输入端设为第二电位,将所述第一闭锁装置和第二闭锁装置的输出端同设定为第二电位而将第三闭锁装置的输出端设为第一电位,之后切换所述致能开关,便会在所述受测电路中产生反相位之信号。7.如申请专利范围第6项所述之同相位/反相位信号产生电路,其中所述产生同相位之信号时,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为1,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端重设定为0,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。8.如申请专利范围第6项所述之同相位/反相位信号产生电路,其中所述产生同相位之信号时,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为0,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端预设定为1,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。9.如申请专利范围第6项所述之同相位/反相位信号产生电路,其中所述产生反相位之信号时,将所述第一闭锁装置和第二闭锁装置的输入端同设为0而将第三闭锁装置的输入端设为1,将所述第一闭锁装置和第二闭锁装置的输出端同预设定为1而将第三闭锁装置的输出端重设定为0,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。10.如申请专利范围第6项所述之同相位/反相位信号产生电路,其中所述产生反相位之信号时,将所述第一闭锁装置和第二闭锁装置的输入端同设为1而将第三闭锁装置的输入端设为0,将所述第一闭锁装置和第二闭锁装置的输出端同重设定为0而将第三闭锁装置的输出端预设定为1,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。11.一种因耦合电容所导致之传输延迟的量测电路,其包括有:一级之受测电路串联;其中所述受测电路上包含一受别讯号路径和二干扰讯号路径,其中每一受测讯号路径与其上一级和下一级之受测讯号路径串联,并且每一干扰讯号路径与其上一级和下一级之干扰讯号路径串联;其中所述同相位/反相位信号产生电路包含一第一闭锁装置、一第二闭锁装置和一第三闭锁装置,其中所述第一闭锁装置、第二闭锁装置和第三闭锁装置并联至一致能开关,并且皆具有重设定和预设定的功能;其中所述第一闭锁装置和第二闭锁装置的输出端连接至所述二干扰讯号路径,而所述第三闭锁装置的输出端连接至所述受测讯号路径;当想要量测同相位信号所产生之延迟时间时,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为第一电位,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端同设定为第二电位,之后切换所述致能开关,便会在所述受测电路中产生同相位之信号,其中所述第一电位系高电位和低电位其中之一,而第二电位为第一电位的反相电位;当想要量测反相位信号所产生之延迟时间时,将所述第一闭锁装置和第二闭锁装置的输入端同设为第一电位而将第三闭锁装置的输入端设为第二电位,将所述第一闭锁装置和第二闭锁装置的输出端同设定为第二电位而将第三闭锁装置的输出端设为第一电位,之后切换所述致能开关,便会在所述受测电路中产生反相位之信号。12.如申请专利范围第11项所述之因耦合电容所导致之传输延迟的量测电路,其中所述产生同相位之信号时,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为1,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端重设定为0,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。13.如申请专利范围第11项所述之因耦合电容所导致之传输延迟的量测电路,其中所述产生同相位之信号时,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为0,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端预设定为1,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。14.如申请专利范围第11项所述之因耦合电容所导致之传输延迟的量测电路,其中所述产生反相位之信号时,将所述第一闭锁装置和第二闭锁装置的输入端同设为0而将第三闭锁装置的输入端设为1,将所述第一闭锁装置和第二闭锁装置的输出端同预设定为1而将第三闭锁装置的输出端重设定为0,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。15.如申请专利范围第11项所述之因耦合电容所导致之传输延迟的量测电路,其中所述产生反相位之信号时,将所述第一闭锁装置和第二闭锁装置的输入端同设为1而将第三闭锁装置的输入端设为0,将所述第一闭锁装置和第二闭锁装置的输出端同重设定为0而将第三闭锁装置的输出端预设定为1,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。16.一种用以量测耦合电容所导致之传输延迟的电路,由至少一个量测电路串联而成,其中每一量测电路包括有一个受测电路,其包含一受测讯号路径和二干扰讯号路径;一同相位/反相位信号产生电路,包含一第一闭锁装置、一第二闭锁装置和一第三闭锁装置,其中所述第一闭锁装置、第二闭锁装置和第三闭锁装置并联至一致能讯号,并且皆具有重设定和预设定的功能;其中所述第一闭锁装置和第二闭锁装置的输出端连接至所述二干扰讯号路径,再串联至下一级之第一闭锁装置和第二闭锁装置,而所述第三闭锁装置的输出端连接至所述受测讯号路径,再串联至下一级之第三闭锁装置,并做为下一级量测电路的致能开关;当想要量测同相位信号所产生之延迟时间时,将第一级之所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为第一电位,将第一级之所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端同设定为第二电位,之后切换所述致能开关,便会在所述受测电路中产生同相位之信号,其中所述第一电位系高电位和低电位其中之一,而第二电位为第一电位的反相电位;当想要量测反相位信号所产生之延迟时间时,将第一级之所述第一闭锁装置和第二闭锁装置的输入端同设为第一电位而将第三闭锁装置的输入端设为第二电位,将第一级之所述第一闭锁装置和第二闭锁装置的输出端同设定为第二电位而将第三闭锁装置的输出端设为第一电位,之后切换所述致能开关,便会在所述受测电路中产生反相位之信号。17.如申请专利范围第16项所述之用以量测耦合电容所导致之传输延迟的电路,其中所述产生同相位之信号时,将第一级之所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为1,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端重设定为0,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的效能开关。18.如申请专利范围第16项所述之用以量测耦合电容所导致之传输延迟的电路,其中所述产生同相位之信号时,将第一级之所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输入端同设为0,将所述第一闭锁装置、第二闭锁装置和第三闭锁装置的输出端预设定为1,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。19.如申请专利范围第16项所述之用以量测耦合电容所导致之传输延迟的电路,其中所述产生反相位之信号时,将第一级之所述第一闭锁装置和第二闭锁装置的输入端同设为0而将第三闭锁装置的输入端设为1,将所述第一闭锁装置和第二闭锁装置的输出端同预设定为1而将第三闭锁装置的输出端重设定为0,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。20.如申请专利范围第16项所述之用以量测耦合电容所导致之传输延迟的电路,其中所述产生反相位之信号时,将第一级之所述第一闭锁装置和第二闭锁装置的输入端同设为1而将第三闭锁装置的输入端设为0,将所述第一闭锁装置和第二闭锁装置的输出端同重设定为0而将第三闭锁装置的输出端预设定为1,之后切换所述第一闭锁装置、第二闭锁装置和第三闭锁装置所共同连接的致能开关。图式简单说明:图一A是习知技艺中用以量测延迟时间的电路,以两条接地线GND做为干扰讯号路径。图一B是习知技艺中用以量测延迟时间的电路,以两条电源线VDD做为干扰讯号路径。图一C是习知技艺中用以量测延迟时间的电路,以两条电流源做为干扰讯号路径。图一D是习知技艺中用以量测延迟时间的电路,以上一层的金属内连线做为干扰讯号路径。图二是本发明所揭露之同相位/反相位信号产生电路。图三是本发明第一实施例所示之同相位/反相位信号产生电路的应用。图四是本发明第二实施例所示之同相位/反相位信号产生电路的应用。 |
