| 主权项 |
1.一种积体电路中之熔丝配置,特别是高积体化之记忆体晶片中者,一排(10)熔丝(F1,F2,...)及一种与各熔丝(F1,F2,...)电性相连接之计算逻辑元件(21)(其可决定:熔丝(F1,F2,...)中之一个或多个是否已断开)一起配置在记忆体阵列区段(20)之配置中及其旁侧,其特征为:熔丝排(F1,F2,...)之一个或多个已划分成较小单元(101,...106)之排(10)在限制此排(10)之宽度(B)之情况下进行分组,使熔丝排(F1,F2,...)之至少一部份是垂直于此排(10)之宽度方向而相邻地配置者。2.如申请专利范围第1项之熔丝配置,其中此熔丝排之原来宽度减半,且此二个半部(I,II)垂直于此排(10)之宽度方向(B)而相邻。3.如申请专利范围第1或第2项之熔丝配置,其中各熔丝(F1,F2,...)在其一端(其于此端垂直于宽度方向(B)而相邻)是与接地导电轨(110)相连接且以其相对之另一端分别与所属之计算逻辑元件(21)以导线相连接。4.如申请专利范围第3项之熔丝配置,其中各熔丝(F1,F2,...)之接线(112)及该计算逻辑元件(21)是在此晶片(1)之一个或多个金属平面中延伸。5.一种半导体记忆体晶片,其特征为使用如申请利范围第1至4项中任一项之熔丝配置。图式简单说明:第1,2图 位于熔丝排上之由接触垫及导电轨所形成之上述配置之俯视图。第3图 具有记忆体阵列区段之记忆体晶片之一部份之俯视图。第4图 具有本发明之熔丝配置之记忆体晶片之一部份之俯视图。 |
