| 主权项 |
1.一种单一记忆体操作模式中及交错式多个记忆体操作模式中读/写式记忆体之交替式驱动所用之方法,其特征为以下之各步骤:在相同之控制线(45)(其使控制逻辑元件(33)可与记忆胞阵列(31)之记忆胞分别相连接)上操作模式信号(46)显示一种交错式多个记忆体-操作模式时,则提供交错式多个记忆体-操作功能用之一序列之选择信号,若操作模式信号(46)显示一种单一记忆体-操作模式时,则提供一种写入-释放功能用之一序列之标示信号。2.如申请专利范围第1项之方法,其中此操作模式信号(46)是1位元-信号。3.如申请专利范围第2项之方法,其中此交错式多个记忆体-操作功能用之选择信号对各记忆胞之资料线(39)之指定之销进行标示。4.如申请专利范围第1至3项中任一项之方法,其中此写入-释放功能用之标示信号对各记忆胞之资料线(39)之指定之销进行标示,提供至这些销上之位元因此不写入记忆胞阵列中。5.一种读/写式记忆体,其包括:一个记忆胞阵列(31);一个控制逻辑元件(33);多条控制线(45),其使控制逻辑(33)可与记忆胞阵列(31)之每一个记忆胞相连接,其特征为:若此记忆胞处于一种交错式多个记忆体-操作模式中,则控制逻辑元件(33)在控制线(45)上提一种交错式多个记忆体-操作功能用之一序列之选择信号至各记忆胞,若此记忆体处于单一记忆体-操作模式中,则提供一种写入-释放功能用之一序列之标示信号至各记忆胞。6.如申请专利范围第5项之读/写式记忆体,其中具有一种多工单元(334),其连接至控制线(45),以便依据操作模式信号(46)而发出一种交错式多个记忆体-操作功能用之一序列之选择信号或发出一种写入-释放功能用之一序列之标示信号至控制线(45)。图式简单说明:第1图电脑系统,其中使用本发明之DRAMs。第2图本发明之DRAMs之方块图。第3图在本发明之DRAMs中记忆体区域与介面方块相连接。第4图本发明中在DRAM中写入-释放功能和交错式多个记忆体-操作功能之多工化。 |
