| 主权项 |
1.一种于半导体双镶嵌制程中形成介层窗及导线沟槽之方法,该方法至少包含:形成一第一介电层于一半导体基材上;利用电浆处理该第一介电层表面,以减少该第一介电层表面之碳含量;形成一第二介电层于该第一介电层之上;以及蚀刻该第二介电层及该第一介电层,以分别于该半导体之该第二介电层及该第一介电层形成该导线沟槽及该介层窗。2.如申请专利范围第1项之方法,其中上述蚀刻该第二介电层及该第一介电层之步骤更包含侦测该第二介电层及该第一介电层之含碳量变化,用以区分形成该导线沟槽及该介层窗之蚀刻制程。3.如申请专利范围第2项之方法,其中上述侦测该含碳量变化之步骤更包含于该含碳量降低时,中止蚀刻该第二介电层。4.如申请专利范围第3项之方法,其中上述侦测试含碳量降低之步骤更包含于该含碳量降低之变化率为0时,中止蚀刻该第二介电层。5.如申请专利范围第1项之方法,其中上述利用电浆处理该第一介电层表面之种类系选自由He、NH3.O2.CO2.N2.N2O、Ar所组成之电浆处理种类族群其中之一及其组合进行电浆处理。6.如申请专利范围第1项之方法,其中上述之电浆处理步骤更包含以时间与电浆强度控制该第一介电层表面中减少碳含量之厚度。7.如申请专利范围第6项之方法,其中上述之电浆处理时间系约为2秒至100秒。8.如申请专利范围第6项之方法,其中上述之电浆处理强度系约为1Watt至300Watt。9.如申请专利范围第1项之方法,其中上述形成该第一介电层与该第二介电层之步骤更包含以旋涂式涂布法(spin ondielecticic;SOD)形成具有低介电常数之该第一介电层与该第二介电层。10.如申请专利范围第1项之方法,其中上述形成该第一介电层与该第二介电层之步骤更包含以化学气相沉积法(chemical vapor deposition;CVD)形成具有低介电常数之该第一介电层与该第二介电层。11.一种于半导体双镶嵌制程中形成介层窗及导线沟槽之方法,该方法至少包含:形成一具有低介电常数之第一介电层于一半导体基材上;利用电浆处理该第一介电层表面,以减少该第一介电层表面之含碳量;形成一具有低介电常数之第二介电层于该第一介电层之上;以及蚀刻该第二介电层及该第一介电层,并同时侦测第二介电层及该第一介电层之含碳量变化,用以区分形成该导线沟槽及该分层窗之蚀刻制程。12.如申请专利范围第11项之方法,其中上述侦测该含碳量变化之步骤更包含于该含碳量降低时,中止蚀刻该第二介电层。13.如申请专利范围第11项之方法,其中上述侦测该含碳量降低之步骤更包含于该含碳量降低之变化率为0时,中止蚀刻该第二介电层。14.如申请专利范围第11项之方法,其中上述利用电浆处理该该第一介电层表面之种类系选自由He、NH3.O2.CO2.N2.N2O、Ar所组成之电浆处理种类族群其中之一及其组合进行电浆处理。15.如申请专利范围第11项之方法,其中上述之电浆处理步骤更包含以时间与电浆强度控制该第一介电面中减少碳含量之厚度。16.如申请专利范围第15项之方法,其中上述之电浆处理时间系约为2秒至100秒。17.如申请专利范围第15项之方法,其中上述之电浆处理强度系约为1Watt至300Watt。18.如申请专利范围第11项之方法,其中上述形成该第一介电层与该第二介电层之步骤更包含以旋涂式涂布法(spin on dielectric;SOD)形成该具有低介电常数之该第一介电层与该第二介电层。19.如申请专利范围第11项之方法,其中上述形成该第一介电层与该第二介电层之步骤更包含以化学气相沉积法(chemical vapor deposition;CVD)形成该具有低介电常数之该第一介电层与该第二介电层。图式简单说明:第一图-第三图显示本发明半导体双镶嵌制程之剖面示意图;第四图显示本发明半导体双镶嵌结构之示意图;以及第五图显示本发明半导体双镶嵌制程中,蚀刻内金属介电层时其含碳量变化之示意图。 |
