| 主权项 |
1.一种垂直式非挥发性半导体记忆元件,其具有:一基片(20),此基片(20)具有一汲极区(1),一通道区(2)及一源极区(3);一沟渠(5),其垂直地形成,自源极区(3)至汲极区(1)与基片(2)之表面垂直;一第一介电层(8),其形成于沟渠壁上;一电荷储存层(9),用于储存电荷,并形成于第一介电层(8)上;一第二介电层(10),其至少部份地形成于电荷储存层(9)之表面上;及一控制层(11,11'),其形成于第二介电层(10)之表面上,由形成于沟渠(5)下方之沟渠延伸(5')特征化,且在其沟渠表面上具有一第三介电层(6),及至少部份填充沟渠延伸(5')之填充材料(7)。2.如申请专利范围第1项之垂直式非挥发性半导体记忆元件,其中沟渠延伸(5')之填充材料(7)系与电荷储存层(9)电气隔绝。3.如申请专利范围第1项之垂直式非挥发性半导体记忆元件,其中在沟渠延伸(5')之填充材料(7)系与电荷储存层(9)电气接触。4.如申请专利范围第1项之垂直式非挥发性半导体记忆元件,其中在第二介电层(10)及控制层(11,11')至少在沟渠(5)中部份地延伸。5.如申请专利范围第1项之垂直式非挥发性半导体记忆元件,其中在第二介电层(10)及控制层(11,11')系至少在沟渠(5)及沟渠延伸(5')之部份上延伸。6.如申请专利范围第1项之垂直式非挥发性半导体记忆元件,其中在第二介电层(10)及控制层(11,11')系至少在沟渠(5),沟渠延伸(5')及基片(20)之部份中延伸。7.如申请专利范围第1至6项中任一项之垂直式非挥发性半导体记忆元件,其中在第一介电层(8)具有一隧道层。8.如申请专利范围第1至6项中任一项之垂直式非挥发性半导体记忆元件,其中在第二及第三介电层(10及11)具有ONO层序列。9.如申请专利范围第7项之垂直式非挥发性半导体记忆元件,其中在第二及第三介电层(10及11)具有ONO层序列。10.如申请专利范围第1至6项中任一项之垂直式非挥发性半导体记忆元件,其中在第二介电层(10)具有一具有高相对介电常数之介电。11.如申请专利范围第7项之垂直式非挥发性半导体记忆元件,其中在第二介电层(10)具有一具有高相对介电常数之介电。12.如申请专利范围第10项之垂直式非挥发性半导体记忆元件,其中在第二介电层具有一金属氧化物。13.如申请专利范围第11项之垂直式非挥发性半导体记忆元件,其中在第二介电层具有一金属氧化物。14.如申请专利范围第1至6项中任一项之垂直式非挥发性半导体记忆元件,其中在填充材料(7),电荷储存层(9)及控制层(11,11')具有导电多晶矽或矽化物。15.如申请专利范围第1至6项中任一项之垂直式非挥发牲半导体记忆元件,其中在控制层具有一表面层(11)及至少一控制填充层(11')。16.如申请专利范围第14项之垂直式非挥发性半导体记忆元件,其中在控制层具有一表面层(11)及至少一控制填充层(11')。17.如申请专利范围第1至6项中任一项之垂直式非挥发性半导体记忆元件,其中在沟渠5及沟渠延伸(5')形成一深沟渠,其系在DRAM程序中形成。18.如申请专利范围第14项之垂直式非挥发性半导体记忆元件,其中在沟渠5及沟渠延伸(5')形成一深沟渠,其系在DRAM程序中形成。19.如申请专利范围第15项之垂直式非挥发性半导体记忆元件,其中在沟渠5及沟渠延伸(5')形成一深沟渠,其系在DRAM程序中形成。20.如申请专利范围第16项之垂直式非挥发性半导体记忆元件,其中在沟渠5及沟渠延伸(5')形成一深沟渠,其系在DRAM程序中形成。21.一种制造垂直式非挥发性半导体记忆元件之方法,包含下列步骤:a准备一基片(20);b)形成第三介电层(6)及填充材料(7)之深沟渠(5,5');c)插入填充材料(7)并移除第三介电层(6)以形成一沟渠(5);d)在沟渠(5)中形成第一介电层(8);e)在沟渠(5)中形成电荷储存层(9);f)至少在部份电荷储存层(9)中形成控制层沟渠(5");g)在控制层沟渠(5")中形成第二介电层(10);h)在控制层沟渠(5")中形成控制层(11,11');及i)形成扁平沟渠隔绝(13)及连接元件(14至17)之环隔绝(12)。22.如申请专利范围第21项之方法,其中控制层沟渠(5")被蚀刻至沟渠(5)。23.如申请专利范围第21项之方法,其中控制层沟渠(5")被蚀刻至深沟渠(5,5')。24.如申请专利范围第21项之方法,其中控制层沟渠(5")被蚀刻至基片(20)。图式简单说明:第1图系一传统垂直式非挥发性半导体记忆元件之简化断面图;第2图系根据本发明之第一实施例之垂直式非挥发性半导体记忆元件之简化断面图;第3图系根据本发明之第二实施例之垂直式非挥发性半导体记忆元件之简化断面图;第4图系根据本发明之第三实施例之垂直式非挥发性半导体记忆元件之简化断面图;第5图系根据本发明之第四实施例之垂直式非挥发性半导体记忆元件之简化断面图;第6图系根据本发明之第五实施例之EEPROM记忆元件之简化断面图;及第7图系根据本发明之第6图中之EEPROM记忆元件之等效电路图。 |
