| 主权项 |
1.一种动态随机存取记忆体(DRAM),该动态随机存取记忆体至少包含:复数列条状主动区域(Active Area),位于一基材中;复数列条状浅沟渠隔离(STI)结构,用以隔离该基材中每一该些条状主动区域(Active Area);复数列字元线(Word Line),位于该些条状主动区域与该些条状浅沟渠隔离结构上方,并与该些条状主动区域形成一交叉重叠阵列,其中该交叉重叠阵列包含复数个第一交叉重叠部分与复数个第二交叉重叠部分,每一该条状主动区域上之每两个该第一交叉重叠部分与每两个该第二交叉重叠部分交替排列,且该两相邻之条状主动区域上之该些第一交叉重叠部分与该些第二交叉重叠部分相邻;以及一电容阵列,位于该些条状主动区域内之该基材中,其中每一该电容位于每一该第一交叉重叠部分,每一该电容包含一深沟渠(Deep Trench)结构与一环状隔离(Isolation Collar)层,该环状隔离层系用以作电性隔离,其中每一该字元线之该第二交叉重叠部分与相邻该字元线之该第一交叉重叠部分之该电容共同形成一记忆胞。2.如申请专利范围第1项之动态随机存取记忆体,其中上述电容之该深沟渠结构包含:一下部电极,位于该深沟渠结构之下半区域外缘与该基材交界之处;一介电层,形成于该下部电极之内缘表面;以及一上部电极,系由一导电材料填入该深沟渠结构中,覆盖该介电层表面。3.如申请专利范围第2项之动态随机存取记忆体,其中上述之下部电极系通入一离子气体于该深沟渠结构后,再以热扩散方式形成。4.如申请专利范围第2项之动态随机存取记忆体,其中上述之介电层包含一氮化矽/氧化矽复层。5.如申请专利范围第2项之动态随机存取记忆体,其中上述之上部电极系为一掺杂砷(As)离子之多晶矽。6.如申请专利范围第2项之动态随机存取记忆体,其中上述电容之该环状隔离层包含一环状氧化(Collar Oxide)层,位于该深沟渠结构之该介电层上缘,其中该环状氧化层包含一第一环状部分与一第二环状部分,该第一环状部份位于该相邻电容之相邻部分,该第二环状部份位于该相邻电容之不相邻部分,且该第一环状部份之高度大于该第二环状部份之高度,该第二环状部份与该上部电极之高度相同,该第一环状部份系用以电性隔离该相邻电容,该第二环状部份系用以实质地降低该第二环状部份外缘之该基底寄生电晶体之漏电流。7.如申请专利范围第6项之动态随机存取记忆体,其中上述电容之该环状氧化层之该第一环状部分与该第二环状部分之厚度约为400埃至500埃。8.如申请专利范围第6项之动态随机存取记忆体,其中上述之电容更包含:一埋入式带状(Buried Strap)导体层,位于该环状氧化层之该第二环状部份上缘,该埋入式带状导体层更包含一扩散导体区域位于该第二环状部份上缘外侧之该基材中;以及一沟渠顶部隔离层,位于该埋入式带状导体层上缘,该沟渠顶部隔离层于每一该些字元线之方向上与相邻两侧之该些条状浅沟渠隔离结构相连结。9.如申请专利范围第8项之动态随机存取记忆体,其中上述之埋入式带状导体层系包含一掺杂矽层,该扩散导体区系利用一热制程活化该掺杂矽层时扩散形成。10.如申请专利范围第8项之动态随机存取记忆体,其中上述之沟渠顶部隔离层系为一氧化层。11.如申请专利范围第1项之动态随机存取记忆体,其中上述之条状浅沟渠隔离结构系为一氧化层。12.如申请专利范围第1项之动态随机存取记忆体,其中上述之基材与该些字元线间更包含一闸氧化层。13.如申请专利范围第1项之动态随机存取记忆体,其中上述之字元线包含一掺杂多晶矽层与一矽化钨层,作为一闸层电极。14.如申请专利范围第8项之动态随机存取记忆体,其中上述每一该些第二交叉重叠部分两侧更包含每一该记忆胞之一源极与一汲极,该源极连结该扩散导体区域。15.一种动态随机存取记忆体(DRAM),该动态随机存取记忆体至少包含:复数列条状主动区域(Active Area),位于一基材中;复数列条状浅沟渠隔离(STI)结构,用以于该基材中隔离每一该些条状主动区域(Active Area);复数列字元线(Word Line),位于该些条状主动区域与该些条状浅沟渠隔离结构上方,并与该些条状主动区域形成一交叉重叠阵列,其中该交叉重叠阵列包含复数个第一交叉重叠部分与复数个第二交叉重叠部分,每一该条状主动区域上之每两个该第一交叉重叠部分与每两个缘第二交叉重叠部分交替排列,且该两相邻之条状主动区域上之该些第一交叉重叠部分与该些第二交叉重叠部分相邻;以及一电容阵列,位于该些条状主动区域内之该基材中,其中每一该些电容位于每一该些第一交叉重叠部分,每一该电容包含:一深沟渠(Deep Trench)结构,该深沟渠结构包含一上半区域与一下半区域;一环状氧化(Collar Oxide)层,位于该深沟渠结构之上半区域,其中该环状氧化层包含一第一环状部分与一第二环状部分,该第一环状部份位于该相邻电容之相邻部分,该第二环状部份位于该相邻电容之不相邻部分,且第一环状部份之高度大于该第二环状部份之高度,该第一环状部份系用以电性隔离该相邻电容,该第二环状部份系用以实质地降低该第二环状部份外缘之该基底寄生电晶体之漏电流,一埋入式带状(Buried Strap)导体层,位于该环状氧化层之该第二环状部份上缘,该埋入式带状导体层更包含一扩散导体区域位于该第二环状部份上缘外侧之该基材中;以及一沟渠顶部隔离层,位于该埋入式带状导体层上缘,该沟渠顶部隔离层于每一该些字元线之方向上与相邻两侧之该些条状浅沟渠隔离结构相连结;其中每一该字元线之该第二交叉重叠部分透过相邻该字元线之该第一交叉重叠部分之该电容之该扩散导体区域控制该电容,以形成一记忆胞。16.如申请专利范围第15项之动态随机存取记忆体,其中上述电容之该深沟渠结构包含:一下部电极,位于该深沟渠结构之下半区域外缘与该基材交界之处;一介电层,形成于该下部电极之内缘表面;以及一上部电极,系由一导电材料填入该深沟渠结构中,覆盖该介电层表面。17.如申请专利范围第16项之动态随机存取记忆体,其中上述之下部电极系通入一离子气体于该深沟渠结构后,再以热扩散方式形成。18.如申请专利范围第16项之动态随机存取记忆体,其中上述之介电层包含一氮化矽/氧化矽复层。19.如申请专利范围第16项之动态随机存取记忆体,其中上述之上部电极系为一掺杂砷(As)离子之多晶矽。20.如申请专利范围第15项之动态随机存取记忆体,其中上述电容之该环状氧化层之该第一环状部分与该第二环状部分之厚度约为400埃至500埃。21.如申请专利范围第15项之动态随机存取记忆体,其中上述之埋入式带状导体层系包含一掺杂矽层,该扩散导体区系利用一热制程活化该掺杂矽层时扩散形成。22.如申请专利范围第15项之动态随机存取记忆体,其中上述之沟渠顶部隔离层系为一氧化层。23.如申请专利范围第15项之动态随机存取记忆体,其中上述之条状浅沟渠隔离结构系为一氧化层。24.如申请专利范围第15项之动态随机存取记忆体,其中上述之基材与该些字元线间更包含一闸氧化层。25.如申请专利范围第15项之动态随机存取记忆体,其中上述之字元线包含一掺杂多晶矽层与一矽化钨层,作为一闸层电极。26.如申请专利范围第15项之动态随机存取记忆体,其中上述每一该些第二交叉重叠部分两侧更包含每一该记忆胞之一源极与一汲极,该源极连结该扩散导体区域。27.一种具有深沟渠电容之动态随机存取记忆体的制造方法,该制造方法系应用于一基材上,该基材上已依序形成一垫氧化层、一氮化矽层与一电容阵列,该电容阵列之该些电容具有深沟渠结构,且每两个电容为一电容组,每列中该电容组前后不相邻,相邻列之该电容组亦不相邻,该制造方法至少包含下以步骤:于每一该电容中:形成一环状氧化矽层,于该深沟渠结构之上半区域中;形成一下部电极于该深沟渠结构中;利用该环状氧化矽层为幕罩,形成一介电层于该深沟渠结构中;形成一上部电极于该深沟渠结构中,并覆盖该介电层;去除部分该环状氧化矽层,以形成一第一环状部分与一第二环状部分,该第一环状部份系为该环状氧化矽层位于每一该电容组中该两电容之相邻部分,该第二环状部份系为该环状氧化矽层位于该两电容之不相邻部分,该第一环状部份之高度大于该第二环状部份之高度,该第一环状部份系用以实质地电性隔离该两电容,该第二环状部份系用以实质地降低该第二环状部份外缘之该基底之漏电流;形成一埋入式带状导体层于该第二环状部份与该上部电极之上表面;于该基材上:于该电容阵列之每列上,形成复数列条状主动区域与每一该些条状主动区域间之复数列条状浅沟渠隔离结构,用以于该基材中隔离每一该些条状主动区域;于该基材表面形成一闸氧化层;于该电容阵列之每行上,形成复数列字元线,与该些条状主动区域形成一交叉重叠阵列,其中该交叉重叠阵列包含复数个第一交叉重叠部分与复数个第二交叉重叠部分,每一该些第一交叉重叠部分之该基材中包含每一该些电容组与每一该些第二交叉重叠部分之该基材中不包含该些电容组;以及形成复数个源/汲极区域于每一该些第二交叉重叠部分两侧之该些条状主动区域中,其中每一该字元线之该第二交叉重叠部分透过相邻该字元线之该第一交叉重叠部分之该电容之该埋入式带状导体层控制该电容,以形成一记忆胞。28.如申请专利范围第27项之制造方法,其中上述形成该环状氧化矽层之方法包含下列步骤:沉积一氮化矽层覆盖该基材;沉积一牺牲光阻层覆盖该氮化矽层;蚀刻部分该牺牲光阻层至该深沟渠结构下半区域止;利用该深沟渠结构下半区域之该部分牺牲光阻层为幕罩,蚀刻部分该氮化矽层;去除该深沟渠结构下半区域之该部分牺牲光阻层,以保留该深沟渠结构下半区域之该部分环状氮化矽层;形成该环状氧化层于该深沟渠结构上半区域;以及去除该部分环状氮化矽层。29.如申请专利范围第27项之制造方法,其中上述形成该下部电极之方法系利用该环状氧化层为幕罩,通入一离子气体后,再以一热扩散驱入方式于该深沟渠结构之该基材中形成该下部电极。30.如申请专利范围第27项之制造方法,其中上述形成该介电层之方法包含形成一氮化矽层于该深沟渠结构下半区域后,再以一热氧化方式形成一氮化矽/氧化矽复层。31.如申请专利范围第27项之制造方法,其中上述形成该上部电极之方法包含形成一掺杂多晶矽层于该深沟渠结构后,蚀刻部分该多晶矽层。32.如申请专利范围第27项之制造方法,其中上述去除部分该环状氧化矽层,以形成该第一环状部分与该第二环状部分之方法包含下列步骤:形成一光阻图案,用以覆盖每一该电容组中,该两相邻电容间之该氮化矽层、该环状氧化矽层之第一部分与部分该多晶矽层,并暴露出该环状氧化矽层之第二部分;以及利用该光阻图案为幕罩,蚀刻该环状氧化矽层之该第二部分至该上部电极表面,以形成该第一环状部分与该第二环状部分。33.如申请专利范围第27项之制造方法,其中上述形成该埋入式带状导体层之方法包含下列步骤:形成一矽层于该深沟渠结构之该上部电极上表面与该第二环状部分上缘;蚀刻部分该矽层至一预定深度;执行一离子布植制程,以掺杂该矽层;以及执行一热扩散制程,于该矽层外侧之该基材中形成一扩散导体区域。34.如申请专利范围第27项之制造方法,其中上述形成该些条状主动区域与该些浅沟渠隔离结构之方法包含下列步骤:形成复数列条状光阻图案,用以覆盖该电容阵列中每列该些电容;利用该些条状光阻图案为幕罩,蚀刻该基材表面至该第二环状部分上缘,以形成该些浅沟渠隔离结构;沉积一氧化层于该基材表面,以覆盖该些浅沟渠隔离结构;以及利用一化学机械研磨制程,执行平坦化制程至该些条状主动区域之基材表面止。35.如申请专利范围第27项之制造方法,其中上述形成该些字元线之方法包含下列步骤:沉积一多晶矽层,于该闸氧化层上;掺杂该多晶矽层,以实质地降低该多晶矽层之电阻値;沉积一矽化金属层于该掺杂多晶矽层上;以及图案化该矽化金属层与该掺杂多晶矽层,以形成该些字元线。图式简单说明:第1图 一DRAM记忆体元件中基材表面的俯视图。第2图 显示第1图中1-1线的剖面图。第3图 显示于实际制程中可能发生于深沟渠结构与主动区域间光罩对准不良的状况。第4A-4B图 显示本发明一DRAM记忆体元件中于基材上形成电容阵列之示意图。第5A-5C图 显示本发明于深沟渠结构下半区域中形成环状氮化矽层之示意图。第6A-6D图 显示本发明形成深沟渠电容上、下电极之示意图。第7A-7D图 显示本发明形成深沟渠电容之示意图。第8图 显示本发明形成条状主动区域、条状浅沟渠隔离结构及字元线之示意图。第9图 显示第8图中1-1线的剖面图。第10图 显示第8图中2-2线的剖面图。 |
