| 主权项 |
1.一种积体电路(IC)构造,包含:矽晶圆;一动态随机存取记忆体(DRAM)阵列,其系位在该具有许多第一闸极侧壁氧化物矽晶圆之上;及一逻辑支援元件,其系位在毗邻该DRAM阵列之该晶圆上,且具有许多第二闸极侧壁氧化物,该许多第一闸极侧壁氧化物实质上要比该许多第二闸极侧壁氧化物厚。2.一种积体电路(IC)之制造方法,包含下列步骤:在矽晶圆上,形成具有许多第一闸极侧壁氧化物之DRAM阵列;及在矽晶圆上,形成具有许多第二闸极侧壁氧化物之逻辑支援元件,该许多第一闸极侧壁氧化物实质上要比该许多第二闸极侧壁氧化物厚。3.一种积体电路(IC)之制造方法,包含下列步骤:在矽晶圆上,形成具有许多第一闸极侧壁氧化物之DRAM阵列,和邻近该DRAM阵列,形成具有许多第二闸极侧壁氧物之逻辑支援元件;然后掺杂该DRAM阵列;然后增加该许多第一闸极侧壁氧化物之厚度,所以其厚度实质上要比该许多第二闸极侧壁氧化物厚;及然后掺杂该逻辑支援元件。4.如申请专利范围第3项之制造方法,其中该逻辑支援元件系被掺杂到大于该DRAM阵列的程度。5.如申请专利范围第3项之制造方法,其中增加该许多第一闸极侧壁氧化物厚度之该步骤系要最佳化DRAM阵列的保持时间。6.一种积体电路(IC)之制造方法,包含下列步骤:在矽晶圆上,形成具有许多第一闸极侧壁氧化物之DRAM阵列区;在矽晶圆上,形成包含许多第二闸极侧壁氧化物之逻辑支援元件区,该逻辑支援元件区毗邻该DRAM阵列区;在该许多第一和第二闸极侧壁氧化物,形成一氮化矽层;从该许多第一闸极侧壁氧化物移除该氮化矽层,但保留在该许多第二闸极侧壁氧化物上之其余的氮化矽层;增加该许多第一闸极侧壁氧化物之厚度,而该氮化矽层则遮蔽该许多第二闸极侧壁氧化物;掺杂该DRAM阵列区,而该氮化矽层则遮蔽该许多第二闸极侧壁氧化物;移除该其余的氮化矽层;及掺杂该逻辑支援元件区。7.如申请专利范围第6项之制造方法,其中该逻辑支援元件系被掺杂到大于该DRAM阵列的程度。8.如申请专利范围第6项之制造方法,其中在该DRAM阵列之该侧壁上形成另一二氧化矽之该步骤系要最佳化DRAM阵列的保持时间。9.一种积体电路(IC)之制造方法,包含下列步骤:在矽晶圆上,形成具有许多第一闸极侧壁氧化物之DRAM阵列区;在矽晶圆上,形成包含许多第二闸极侧壁氧化物之逻辑支援元件区,该逻辑支援元件区毗邻该DRAM阵列区;在该许多第一和第二闸极侧壁氧化物上,形成一氮化矽层;从该许多第一闸极侧壁氧化物移除该氮化矽层,但保留在该许多第二闸极侧壁氧化物上之其余的氮化矽层;增加该许多第一闸极侧壁氧化物之厚度,而该氮化矽层则遮蔽该许多第二闸极侧壁氧化物;掺杂该DRAM阵列区,而该氮化矽层则遮蔽该许多第二闸极侧壁氧化物;在该DRAM阵列区和该逻辑支元件区上,形成一牺牲保护层;至少移除在该逻辑支援元件区之第一部分上的该牺牲保护层,因此会曝露在该第一部分中之该氮化矽层,而保留在该逻辑支援元件区之剩余部分和该DRAM阵列区上之该牺牲保护层;移除在该第一部分中之曝露的氮化矽层;掺杂该第一部分,该牺牲保护层会遮蔽该DRAM阵列区,而该氮化矽和该牺牲保护层则一起遮蔽该逻辑支援元件区之该剩余的部分;移除在该逻辑支援元件区之该剩余部分中和在该DRAM阵列区之上的该牺牲保护层;减少在该逻辑支援元件区之该剩余部分中该其余的氮化矽层,而到达位在该剩余部分之该许多闸极侧壁氧化物上之氮化矽间隔层;及掺杂该逻辑支援元件区之该剩余部分。10.如申请专利范围第9项之制造方法,其中该逻辑支援元件包括在该第一部分中之NFET和在该剩余部分中之PFET。11.如申请专利范围第9项之制造方法,其中在该DRAM阵列之该侧壁上形成另一二氧化矽之该步骤系要最佳化DRAM阵列的保持时间。12.如申请专利范围第9项之制造方法,其中该牺牲保护层选自由硼矽酸玻璃和砷矽酸玻璃所组成之族群。13.一种积体电路(IC)之制造方法,包含下列步骤:在矽晶圆上,形成具有许多第一闸极侧壁氧化物之DRAM阵列区;在矽晶圆上,形成包括许多第二闸极侧壁氧化物之逻辑支援元件区,该逻辑支援元件区毗邻该DRAM阵列区;在该许多第一和第二闸极侧壁氧化物上,形成一氮化矽层;从该许多第一闸极侧壁氧化物移除该氮化矽层,但保留在该许多第二闸极侧壁氧化物上之其余的氮化矽层;在该DRAM阵列区和该逻辑支援元件区上,形成一n型掺杂玻璃层;将n型原子自该n型掺杂玻璃驱入该DRAM阵列区,但氧化在该DRAM阵列区中之该n型掺杂玻璃层,以增加该许多第一闸极侧壁氧化物之厚度,而该氮化矽层则遮蔽该逻辑支援元件区;至少移除在该逻辑支援元件区之第一部分上的该n型掺杂玻璃,因此会曝露在该第一部分中之该氮化矽层,而保留在该逻辑支援元件区之剩余部分上和在该DRAM阵列区上之n型掺杂玻璃层;移除曝露的氮化矽层;掺杂该逻辑支援元件区之该第一部分,该氮化矽层和该n型掺杂玻璃层一起遮蔽在该逻辑支援元件区之该剩余部分中的该许多闸极侧壁氧化物,该n型掺杂玻璃遮蔽该DRAM阵列区;移除留在该逻辑支援元件区之该剩余部分上的该n型掺杂玻璃;减少在该逻辑支援元件区之该剩余部分中该其余的氮化矽层,而到达位在该剩余部分之该许多闸极侧壁氧化物上之氮化矽间隔层;及掺杂该逻辑支援元件之该剩余部分。14.如申请专利范围第13项之制造方法,其中该逻辑支援元件包括在该第一部分中之NFET和在该剩余部分中之PFET。图式简单说明:第1图为根据本发明,具有DRAM阵列之部分矽晶圆的平面图;第2图为根据本发明之方向制造之部分DRAM阵列,取第1图沿着直线2-2之放大横截面图;第3图为根据本发明之观点制造之相邻的部分逻辑支援元件,取第1图沿着直线3-3之放大横截面图;第4图为根据本发明之观点,在DRAM阵列之起始阶段制程的放大横截面图;第5图为根据本发明之观点,在逻辑支援元件之起浆阶段制程的放大横截面图,其中其在相同晶圆上之第4图DRAM阵列附近;第6图为第4图DRAM阵列之下一阶段制程的放大横截面图;第7图为第5图逻辑支援元件之下一阶段制程的放大横截面图;第8图为第4图DRAM阵列之再下一阶段制程的放大横截面图;第9图为第5图逻辑支援元件之再下一阶段制程的放大横截面图;第10图为第4图DRAM阵列之适用于进一步制程的最后阶段制程之放大横截面图;第11图为第5图逻辑支援元件之适用于进一步制程的最后阶段制程之放大横截面图;第12图为根据本发明之另一观点,在DRAM阵列之起始阶段制程的放大横截面图;第13图为根据本发明之另一观点,在逻辑支援元件之起始阶段制程的放大横截面图,其中其在相同晶圆上之第12图DRAM阵列附近;第14图为第12图DRAM阵列之下一阶段制程的放大横截面图;第15图为第13图逻辑支援元件之下一阶段制程的放大横截面图;第16图为第12图DRAM阵列之适用于进一步制程的最后阶段制程之放大横截面图;第17图为第13图逻辑支援元件之适用于进一步制程的最后阶段制程之放大横截面图;第18图为根据本发明之另一观点,在DRAM阵列之起始阶段制程的放大横截面图;第19图为根据本发明之另一观点在相邻的逻辑支援元件之起始阶段制程的放大横截面图,其中其在相同晶圆上之第18图DRAM阵列附近;第20图为第18图DRAM阵列之下一阶段制程的放大横截面图;第21图为第19图逻辑支援元件之下一阶段制程的放大横截面图;第22图为第18图DRAM阵列之再下一阶段制程的放大横截面图;第23图为第19图逻辑支援元件之再下一阶段制程的放大横截面图;第24图为第18图DRAM阵列之适用于进一步制程的最后阶段制程之放大横截面图;第25图为第19图逻辑支援元件之适用于进一步制程的最后阶段制程之放大横截面图;第26图为根据本发明之另一观点,在DRAM阵列之起始阶段制程的放大横截面图;第27图为根据本发明之另一观点,在相邻的逻辑支援元件之起始阶段制程的放大横截面图,其中其在相同圆上之第26图DRAM阵列附近;第28图为第26图DRAM阵列之下一阶段制程的放大横截面图;第29图为第27图逻辑支援元件之下一阶段制程的放大横截面图;第30图为第26图DRAM阵列之再下一阶段制程的放大横截面图;第31图为第27图逻辑支援元件之再下一阶段制程的放大横截面图;第32图为第26图DRAM阵列之适用于进一步制程的最后阶段制程之放大横截面图;第33图为第27图逻辑支援元件之适用于进一步制程的最后阶段制程之放大横截面图。 |
