| 主权项 |
1.一种半导体记忆装置,包括:一非挥发性记忆单元,包括:一源极区与一汲极区,位于一半导体基底中,且其间具有一通道区;一浮动闸,位于该通道区上但与该通道区之一第一部份隔离;一控制闸,位于该浮动闸上但与该浮动闸隔离;以及一选取闸,位于该控制闸上但与该控制闸隔离,该选取闸延伸于该通道区域之剩余部分,但与之相隔离;以及一电供应源,在该浮动闸上抹除电荷期间用以供应负値电压至该选取闸。2.如申请专利范围第1项所述之装置,其中:该通道区之该第一部份相邻于该汲极区;以及该半导体记忆体包括:一电供应源,供应一正値电压至该汲极区,供应一负値电压至该控制闸,一负値电压至该选取闸,并使该源极区域之电位浮动(float),并使该基底连接地端电位作为一参考电压。3.如申请专利范围第2项所述之装置,其中,该基底系为P型,且该源极与该汲极皆为N型。4.如申请专利范围第3项所述之装置,其中,抹除之汲极电压系约为5伏特,控制闸极电压约为-10伏特,且选择闸极电压约为-5伏特。5.如申请专利范围第3项所述之装置,其中,该非挥发性记忆单元系为一快闪EEPROM。6.如申请专利范围第2项所述之装置,其中,该选择闸更延伸至该整个控制闸与该汲极与该源极区域。7.一种抹除一非挥发性记忆单元之方法,该记忆单元包括一源极区与一汲极区,系位于一半导体基底中,且该源极区与该汲极区间具有一通道区;一浮动闸,位于该通道区上但与该通道区之一第一部份隔离;一控制闸,位于该浮动闸上但与该浮动闸隔离;以及一选择闸,位于该控制闸上但与该控制闸隔离,该选择闸并延伸至该通道区之其余的部分,但与该通道区之其余的部分隔离,该方法包括下列步骤:(A)提供一负値电压至该选择闸。8.如申请专利范围第7项所述之方法,其中,该通道区之第一部份系邻近于该汲极区,且该方法更包括下列步骤:(B)提供一正値电压至该汲极区域;(C)提供一负値电压至该控制闸;(D)使该源极区域之电位浮动;(E)提供该基底一接地电位作为一参考电位。9.如申请专利范围第8项所述之方法,其中该基底为P型,且该源极区与汲极区为N型。10.如申请专利范围第9项所述之方法,其中步骤(A)中该负値电压大约为-5伏特,其中步骤(B)中该正値电压大约为5伏特,其中步骤(C)中该负値电压大约为-10伏特。11.如申请专利范围第9项所述之方法,其中该非挥发性记忆单元为一快闪EEPROM。12.一种非挥发性半导体记忆装置,包括:一记忆单元,包括:一源极区与一汲极区,位于一半导体基底中一本体区内,且该源极区与该汲极区间具有一通道区;一浮动闸,位于该通道区上但与该通道区之一第一部份隔离;以及一控制闸,位于该浮动闸上但与该浮动闸隔离;其中,该本体区与该基底电性隔离使该本体区可被独立地偏压。13.如申请专利范围第12项所述之装置,还包括抹除该记忆单元之结构,包括:一第一装置,供应一正値电压至该汲极区;一第二装置,供应一负値电压至该控制闸;一第三装置,供应一正値电压至该本体区;一第四装置,使该源极区电位浮动;以及一第五装置,连接该基底至地端电位作为一参考电压。14.如申请专利范围第13项所述之装置,其中该非挥发性记忆单元还包括:一第一井区,位于该基底中且具一第一导电形式,该基底具与该第一导电形式相反之一第二导电形式;以及一第二井区,位于该本体区中,具与该第一导电形式相反之一导电形式。15.如申请专利范围第14项所述之装置,其中该浮动闸与该控制闸延伸至全部该通道区上。16.如申请专利范围第15项所述之装置,其中该基底与该第二井区为P型,该第一井区与该源极区与该汲极区为N型。17.如申请专利范围第16项所述之装置,其中在抹除期间,该汲极电压约为7.5伏特、该控制闸电压约为-8伏特、且该本体电压约为2.5伏特。18.如申请专利范围第16项所述之装置,其中该非挥发性记忆单元为一快闪EEPROM。19.如申请专利范围第15项所述之装置,其中在抹除该单元期间,提供一正电压至该源极区,且使该汲极区电压为浮动。20.如申请专利范围第19项所述之装置,其中该浮动闸与该控制闸延伸至邻近该汲极区之该通道区上之第一部分,该记忆单元还包括:一侧壁闸极,位于该通道区之剩余部分上,但与之隔离,且该侧壁闸亦与该浮动闸与该控制闸隔离。21.如申请专利范围第14项所述之装置,其中该浮动闸与该控制闸延伸至邻近该汲极区之该通道区上之第一部分,该记忆单元还包括:一选取闸,位于该控制闸上但与该控制闸隔离,该选取闸延伸于该通道区域之剩余部分,但与之相隔离;以及一电源,在抹除该单元期间提供一小于或等于0伏特之电压至该选取闸。22.如申请专利范围第21项所述之装置,其中该选取闸延伸至一部份该控制闸上。23.如申请专利范围第22项所述之装置,其中该基底与该第二井区为P型,该第一井区与该源极区与该汲极区为N型。24.如申请专利范围第23项所述之装置,其中在抹除该非挥发性记忆单元期间,该汲极电压约为7.5伏特、该控制闸电压约为-7.5伏特、该选取闸电压约为-2.5伏特、且该本体电压约为2.5伏特。25.如申请专利范围第23项所述之装置,其中在抹除该非挥发性记忆单元期间,该汲极电压约为7.5伏特、该控制闸电压约为-8伏特、该选取闸电压约为0伏特、且该本体电压约为2.5伏特。26.如申请专利范围第21项所述之装置,其中该选取闸延伸于全部该控制闸、汲极区以及源极区上。27.一种抹除一种非挥发性半导体记忆单元之方法,该记忆单元包括:一源极区与一汲极区,位于一半导体基底中一本体区内,且该源极区与该汲极区间具有一通道区;一浮动闸,位于该通道区上但与该通道区之一第一部份隔离;以及一控制闸,位于该浮动闸上但与该浮动闸隔离;其中,该本体区与该基底电性隔离使该本体区可被独立地偏压,该方法包括下列步骤:(A)提供一电压至该本体区。28.如申请专利范围第27项所述之方法,还包括下列步骤:供应一正値电压至该汲极区;供应一负値电压至该控制闸;供应一正値电压至该本体区;使该源极区电位浮动;以及连接该基底至地端电位作为一参考电压,其中,步骤(A)中之电压为正値。29.如申请专利范围第28项所述之方法,其中该单元还包括:一第一井区,位于该基底中且具一第一导电形式,该基底具与该第一导电形式相反之一第二导电形式;以及一第二井区,位于该本体区中,具与该第一导电形式相反之一第二导电形式。30.如申请专利范围第29项所述之方法,其中该浮动闸与该控制闸延伸至全部该通道区上。31.如申请专利范围第30项所述之方法,其中该基底与该第二井区为P型,该第一井区与该源极区与该汲极区为N型。32.如申请专利范围第29项所述之方法,其中步骤(A)中之电压约为2.5伏特,步骤(B)中之正电压约为7.5伏特,步骤(C)中之负电压约为-8伏特。33.如申请专利范围第31项所述之方法,其中该非挥发性记忆单元为一快闪EEPROM。34.如申请专利范围第30项所述之方法,其中在步骤(B)还包括:在抹除该单元期间,提供一正电压至该源极区,且使该汲极区电位为浮动。35.如申请专利范围第34项所述之方法,其中该浮动闸与该控制闸延伸至邻近该汲极区之该通道区上之第一部分,该记忆单元还包括一侧壁闸极,位于该通道区之剩余部分上,但与之隔离,且该侧壁闸亦与该浮动闸与该控制闸隔离。36.如申请专利范围第29项所述之方法,其中该浮动闸与该控制闸延伸至邻近该汲极区之该通道区上之第一部分,该记忆单元还包括一选取闸,位于该控制闸上但与该控制闸隔离,该选取闸延伸于该通道区域之剩余部分,但与之相隔离,还包括下列步骤:(D)在抹除该单元期间提供一小于或等于0伏特之电压至该选取闸。37.如申请专利范围第36项所述之方法,其中该选取闸延伸至一部份该控制闸上。38.如申请专利范围第37项所述之方法,其中该基底与该第二井区为P型,该第一井区与该源极区与该汲极区为N型。39.如申请专利范围第38项所述之方法,其中步骤(A)中之电压约为2.5伏特,步骤(B)中之正电压约为7.5伏特,步骤(C)中之负电压约为-7.5伏特,且步骤(D)中之电压约为-2.5伏特。40.如申请专利范围第38项所述之方法,其中步骤(A)中之电压约为2.5伏特,步骤(B)中之正电压约为7.5伏特,步骤(C)中之负电压约为-8伏特,且步骤(D)中之电压约为0伏特。41.如申请专利范围第36项所述之方法,其中该选取闸延伸于全部该控制闸、汲极区以及源极区上。42.一种制造一非挥发性记忆单元之方法,包括下列步骤:(A)电性隔离一半导体基底与其中之一本体区,使该本体区可独立地被施以偏压;(B)形成一源极区与一汲极区,位于一半导体基底中一本体区内,且该源极区与该汲极区间具有一通道区;(C)形成一浮动闸,位于该通道区上但与该通道区之一第一部份隔离;以及(D)形成一控制闸,位于该浮动闸上但与该浮动闸隔离。43.如申请专利范围第42项所述之方法,还包括下列步骤:(E)在该基底上形成一第一井区;以及(F)在该第一井区中形成一第二井区,该第二井区形成该本体区。44.如申请专利范围第43项所述之方法,其中该基底与该第二井区为P型,该第一井区与该源极区与该汲极区为N型。45.如申请专利范围第44项所述之方法,其中该非挥发性记忆单元为一快闪EEPROM。图式简单说明:第1A图系显示基本四端点、汲极侧射入单元之剖面图;第1B图系显示第1A图中记忆单元之抹除模式的偏压状态;第2A图系显示习知五端点快闪记忆单元之剖面图;第2B图系显示第2A图中记忆单元之抹除模式的偏压状态;第3A图系显示习知五端点、汲极侧射入单元之剖面图;第3B图系显示另一习知五端点、汲极侧射入单元之剖面图;第3C图系显示第3B图中记忆单元之抹除模式的偏压状态;第4A图所示为本发明中所采用之三种抹除信号;第4B图系显示根据第4A图所示而得之实验数据;第5A图所示为形成于"内部P井"中之五端点记忆单元之剖面图,其利用深N井与基底相隔离;第5B图系显示第5A图中记忆单元之抹除模式的偏压状态;第6图系显示根据第5B图所示而行之实验数据;以及第7图系显示本发明中三种浮动闸单元所采用"内部P井"本体隔离结构之剖面图。 |
