| 主权项 |
1.一种半导体记忆装置,其系具有测试模式,用以判定对于选择的N个(其中,N为2以上的整数)记忆单元(MC),同时写入同一资料,且从上述N个记忆单元(MC)同时读出N位元资料的逻辑互相一致时,上述N个记忆单元(MC)为正常者,其包含有:N组记忆阵列(42)分别包括多个记忆单元(MC),写入/读出电路(43.47.48),对应各个记忆阵列(42)设置的,根据位址信号(A0-An)选择属于对应的记忆阵列(42)的多个记忆单元(MC)中任何一个记忆单元(MC),以进行其记忆单元(MC)资料的写入/读出;选择电路(34),根据块选择信号(80.81)选择上述N组的记忆阵列(42)中任何一个记忆阵列(42);资料输出缓冲器(41),在输出许可信号(ZOE)输入期间,根据上述选择电路(34)选择的记忆阵列(42)由上述写入/读出电路(43.47.48)读出资料的逻辑将位准信号输出至资料输入输出端子,输出许可信号(ZOE)尚未输入期间,使上述资料输入输出端子(TO)成为高阻抗状态;判定电路(37.38),判断根据N组的上述写入/读出电路(43.47.48)从上述N组的记忆阵列(42)读出的N位元资料的逻辑是否一致,经过判断为一致时输出第1个位准的信号,而不一致时输出第2个位准的信号;第1个保持电路(39),保持上述判定电路(37'、38)的输出信号;信号发生电路(32),根据外部控制信号输出输出许可信号(ZOE);以及闸电路(2.3),装设于上述信号发生电路(32)和上述资料输出缓冲器(41)之间,于上述测试模式时根据上述第1个保持电路(39)保持第1个位准信号时,及在通常动作时将上述信号发生电路(32)输出的输出许可信号(ZOE)输入给上述资料输出缓冲器(41),而于上述测试模式时根据上述第1个保持电路(39)保持第2个位准信号时,禁止从上述信号发生电路(32)输出的输出许可信号(ZOE)输入给上述资料输出缓冲器(41)。2.如申请专利范围第1项之半导体记忆装置,其中上述选择电路(34)系于上述通常动作时及于上述测试模式的读出动作时,根据上述块选择信号(B0.B1)选择上述N组的记忆阵列(42)中任何一个记忆阵列(42),而于上述测试模式的写入动作时选择上述N组的各个记忆阵列(42),更具有对写入许可信号(ZWE)作出回应,把外部资料(DI)传送给根据上述选择电路(34)选择的记忆阵列(42)的资料输入缓冲器(35)。3.如申请专利范围第1项之半导体记忆装置,其中上述半导体记忆装置更具有输出指定不良记忆单元的位址信号的不良位元位址输出模式,更且,包含有:第2个保持电路(4),对应于从上述判定电路(37'、38)输出第2个位准的信号,保持上述位址信号包括的许多个资料信号(A0-A1);以及读出电路(5),于上述不良位元位址输出模式时上述第2个保持电路(4)保持的许多个资料信号(A0-A1)逐一读出,而上述闸电路(3'),系在由上述读出电路(5)读出的资料信号具有第1逻辑时,把上述信号发生电路(32)输出的输出许可信号(ZOE)输入给上述资料输出缓冲器(41),由上述读出电路(5)读出的资料信号具有第2逻辑时,禁止将上述信号发生电路(32)输出的输出许可信号(ZOE)输入给上述资料输出缓冲器(41)。4.一种半导体记忆装置,其为具有测试模式,其包含有:保持第1个标识码的第1个保持电路(7),该第1个标识码具有为了识别从外部获得的上述半导体记忆装置的多位资料信号(ID0-ID3);判定电路(8.9),以及于上述测试模式时,判断从外部获得的第2标识码包括的多位资料信号(ID0-ID3')与上述第1个保持电路(7)保持的第1标识码包括的多位资料信号(ID0'-ID3')是否一致,判断为一致时设置使上述半导体记忆装置活化。5.如申请专利范围第4项之半导体记忆装置,其更具有从外部获得为了指定上述第2标识码的有效位元的多位资料信号(VB0-VB3),并能保持其有效位元信号的第2个保持电路(7),上述判定电路(8.9),系用以判定当根据上述第2标识码包括的多位资料信号(ID0'-ID3')中的上述第2保持电路(7)所保持的有效位元信号指定的有效位元的资料信号,与上述第1个保持电路(7)所保持的第1标识码中包括的多位资料信号(ID0-ID3)中的有效位元所对应的位元数资料信号是否为一致,而当二者一致时,使上述半导体记忆装置活化。6.如申请专利范围第5项之半导体记忆装置,其更具有为了进行多个资料信号之输入输出的多个资料输入输出端子(TO),上述第1个保持电路(7),系对第1个信号(TE3)作出回应,通过上述多个资料输入输出端子(TO)保持从外部获得的第1标识码中包括的多位资料信号(ID0-ID3),上述第2保持电路(7),系对第2个信号(TE4)作出回应,通过上述多个资料输入输出端子(TO)保持从外部获得的有效位元的资料信号(VB0-VB3),上述判定电路(8.9),系对第3个信号(TE5)作出回应,根据通过上述多个资料输入输出端子(TO)从外部获得的第2标识码(ID0'-ID3')、上述第1个保持电路(7)保持的第1标识码(1D0-ID3)和上述第2保持电路(7)保持的有效位元信号(ID0-ID3),进行判定。7.一种半导体测试方法,其为在一张测试板上装设许多个半导体记忆装置对各个半导体记忆装置进行测试者,在各个半导体记忆装置上,设有用以保持第1标识码第1个保持电路(7),第1个标识码具有从外部获得的为了识别上述半导体记忆装置的多位资料信号(ID0-ID3);以及判定电路(8.9),当进行测试模式时,判断从外部输入的第2标识码包括的多位资料信号(ID0'-ID3')与上述第1个保持电路(7)保持的第1标识码包括的多位资料信号(ID0'-ID3')是否一致,判断为一致时使上述半导体记忆装置活化,向各个半导体记忆装置的第1个保持电路(7)提供固有的第1标识码,选择上述多个半导体记忆装置中任何一个半导体记忆装置,向半导体记忆装置的判定电路(8.9)提供与其半导体记忆装置的第1个保持电路(7)保持的第1标识码相等的第2标识码,以进行半导体记忆装置的测试。8.如申请专利范围第7项之半导体测试方法,其在各半导体记忆装置上,装设能保持外部提供之有效位元信号的第2个保持电路,该有效位元信号具有为了指定上述的第2标识码有效位元的多位资料信号(VB0-VB3),上述判定电路(8.9),系用以判定上述第2标识码中包括的多位资料信号(ID0'-ID3')中的上述第2个保持电路(7)保持的有效位元信号所指定的有效位元资料信号,与上述第1个保持电路(7)保持的第1标识码中包括的多位资料信号(ID0-ID3)中的有效位元所对应的位元数的资料信号是否为一致,而当二者一致时,使上述半导体记忆装置活化,上述半导体记忆装置的测试方法,系向各个半导体记忆装置的第1个保持电路(7)提供固有的第1标识码(ID0-ID3),选择上述多个半导体记忆装置中1个或2个以上的半导体记忆装置,再选择为了使半导体记忆装置活化所需要的有效位元信号(VB0-VB3)及第2个标识码(ID0'-ID3'),将选择的有效位元信号(VB0-VB3)提供给各个半导体记忆装置的第2个保持电路(7),同时将选择的2个标识码(ID0'-ID3')提供给各个半导体记忆装置的判定电路(8.9),以测试该等半导体记忆装置。图式简单说明:图1是显示根据本发明实施状态1的DRAM结构的电路方块图。图2是显示图1所示的DRAM主要部分的电路方块图。图3是显示根据本发明实施形态2的DRAM结构的电路方块图。图4是显示根据本发明实施形态3的DRAM结构的电路方块图。图5是显示图4所示的一致检测电路结构的电路方块图。图6是为了说明图4所示DRAM的测试方法的附图。图7A-7E是为了说明图4所示DRAM的测试方法的时间流程图。图8是为了说明图4所示DRAM的测试方法的另一附图。图9是显示习知的DRAM结构的电路方块图。图10是显示图9所示记忆体部包括的记忆块结构的电路方块图。图11是显示图9所示的DRAM主要部分的电路方块图。图12是显示图9所示的选择器40结构的电路方块图。图13是为了说明图9所示的DRAM的测试方法的电路方块图。 |
