| 主权项 |
1.一种具低切换杂讯的构装结构,至少包含有:一晶片,系具有复数个接合垫;及一晶片电容,接合于该晶片,具有复数层相互隔绝的电极层,且该每一电极层都具有至少一个连接至表层的I/O连接垫,该晶片电容之构装方式,可置于晶片之上表面或其背面。2.如申请专利范围第1项所述具低切换杂讯的构装结构,其中该晶片电容之电极层系由导电体所构成。3.如申请专利范围第1项所述具低切换杂讯的构装结构,其中该晶片电容之电极层间系利用高介电常数(dielectric constant)材质相互隔绝。4.如申请专利范围第1项所述具低切换杂讯的构装结构,其中该晶片电容之电极层至少包含有一电源层(power)以及一接地层(ground)。5.如申请专利范围第1项所述具低切换杂讯的构装结构,其中该晶片电容之I/O连接垫可作为一I/O焊垫。6.如申请专利范围第5项所述具低切换杂讯的构装结构,其中该晶片电容之I/O焊垫系可排列成阵列(array)。7.如申请专利范围第5项所述具低切换杂讯的构装结构,其中该晶片电容之I/O焊垫系与不同电极层之该I/O焊垫相互交错排列。8.如申请专利范围第1项所述具低切换杂讯的构装结构,其中该晶片电容之I/O连接垫系与不同电极层之I/O焊垫相互隔绝。9.如申请专利范围第8项所述具低切换杂讯的构装结构,其中该I/O连接垫系位于该晶片电容之周缘。10.如申请专利范围第1项所述具低切换杂讯的构装结构,其中该晶片与该晶片电容接合后,再共同接合至一基板上。11.如申请专利范围第10项所述具低切换杂讯的构装结构,其中该晶片与该晶片电容结合后,系以该晶片一侧接合于该基板。12.如申请专利范围第10项所述具低切换杂讯的构装结构,其中该晶片与该晶片电容结合后,系以该晶片电容一侧接合于该基板。13.如申请专利范围第10项所述具低切换杂讯的构装结构,其中该晶片与该晶片电容结合后,系接合于该基板之一凹槽内。14.如申请专利范围第1项所述具低切换杂讯的构装结构,其中该晶片电容可直接作为该晶片之承载基板。15.如申请专利范围第1项所述具低切换杂讯的构装结构,其中该晶片电容系可嵌入一基板内。16.如申请专利范围第1项所述具低切换杂讯的构装结构,其中该晶片电容系接合于一基板上。17.如申请专利范围第16项所述具低切换杂讯的构装结构,其中该晶片电容系以薄膜制程制作直接贴于该基板。18.如申请专利范围第16项所述具低切换杂讯的构装结构,其中该晶片电容系以厚膜制程制作接合晶片于该基板。19.如申请专利范围第16项所述具低切换杂讯的构装结构,其中该晶片电容系以同步凸块成型组装技术接合该晶片与基板。20.如申请专利范围第16项所述具低切换杂讯的构装结构,其中该晶片电容系以同步贯穿式凸块成型组装技术接合该晶片与基板。图式简单说明:第1A、1B图为本发明之示意图;第2A-2I图为本发明之应用示意图;第3A、3B图为本发明接合之示意图;第4A-4B图为本发明晶片电容之第一实施例示意图;第5图为本发明第一实施例之示意图;第6A-6D图为本发明I/O焊垫之实施例图;第7图为本发明晶片电容之第二实施例示意图;第8A-8B图为本发明晶片电容第二实施例之剖视图;及第9A-9D图为本发明晶片电容之第三实施例示意图。 |
