| 主权项 |
1.一种不挥发性半导体记忆体之读出动作方法,系用以读出保持于一不挥发性记忆体胞元中之资料者;该不挥发性记忆体胞元系分别连接于多数布线宽度相异之字元线者;该方法并进行以下处理,即:读出前述资料时,将流向前述记忆体胞元之记忆体胞元电流,与连接于该记忆体胞元上之前述字元线的布线宽度对应之基准电流作一比较,测出保持于前述记忆体胞元中之资料的逻辑位准。2.一种不挥发性半导体记忆体之读出动作方法,系用以读出保持于一不挥发性第1及第2记忆体胞元中之资料者;该第1及第2记忆体胞元系分别连接于布线宽度相异之第1及第2字元线者;该方法并进行以下处理,即:由前述第1记忆体胞元读出前述资料时,将流向该第1记忆体胞元之记忆体胞元电流与第1基准电流作一比较,测出保持于前述第1记忆体胞元中之资料的逻辑位准,由前述第2记忆体胞元读出前述资料时,将流向该第2记忆体胞元之记忆体胞元电流,与异于前述第1基准电流之第2基准电流作一比较,测出保持于前述第2记忆体胞元中之资料的逻辑位准。3.一种不挥发性半导体记忆体之读出动作方法,系用以读出保持于一不挥发性第1及第2记忆体胞元中之资料者;该第1及第2记忆体胞元系分别连接于布线宽度相异之第1及第2字元线者;该方法并进行以下处理,即:由前述第1记忆体胞元读出前述资料时,供给前述第1字元线第1电压,并将流向该第1记忆体胞元之记忆体胞元电流与基准电流作一比较,测出保持于前述第1记忆体胞元中之资料的逻辑位准;由前述第2记忆体胞元读出前述资料时,供给前述第2字元线一与前述第1电压为相异値之第2电压,并将流向该第2记忆体胞元之记忆体胞元电流与前述基准电流作一比较,测出保持于前述第2记忆体胞元中之资料的逻辑位准。4.一种不挥发性半导体记忆体之读出动作方法,系用以读出保持于成对之不挥发性第1及第2记忆体胞元中之多元资料者;该第1及第2记忆体胞元系分别连接于布线宽度相异之第1及第2字元线者;该方法并进行以下处理,即:由前述第1及第2记忆体胞元读出资料时,将流向该第1及第2记忆体胞元之记忆体胞元电流与多数基准电流分别作一比较,测出前述多元资料之逻辑位准。5.一种不挥发性半导体记忆体,系具有:不挥发性第1及第2记忆体胞元;第1字元线,系连接于前述第1记忆体胞元之控制闸者;及第2字元线,系连接于前述第2记忆体胞元之控制闸,且布线宽度与前述第1字元线相异者;该记忆体并进行以下处理,即:由前述第1记忆体胞元读出资料时,将流向该第1记忆体胞元之记忆体胞元电流与第1基准电流作一比较,测出保持于前述第1记忆体胞元中之资料的逻辑位准;由前述第2记忆体胞元读出资料时,将流向该第2记忆体胞元之记忆体胞元电流,与异于前述第1基准电流之第2基准电流作一比较,测出保持于前述第2记忆体胞元中之资料的逻辑位准。6.一种不挥发性半导体记忆体,系具有:不挥发性第1及第2记忆体胞元;第1字元线,系连接于前述第1记忆体胞元之控制闸,且,于选择前述第1记忆体胞元时供给有第1电压者;及第2字元线,系连接于前述第2记忆体胞元之控制闸,而于选择前述第2记忆体胞元时,供给有一异于前述第1电压之第2电压,且布线宽度与前述第1字元线相异者;该记忆体并进行以下处理,即:由前述第1及第2记忆体胞元中任一者读出资料时,将流向该记忆体胞元之记忆体胞元电流与基准电流作一比较,测出保持于该记忆体胞元中之资料的逻辑位准。7.一种不挥发性半导体记忆体,系具有:不挥发性第1及第2记忆体胞元;第1字元线,系连接于前述第1记忆体胞元之控制闸者;及第2字元线,系连接于前述第2记忆体胞元之控制闸,且,布线宽度与前述第1字元线相异者;且,前述多元资料系保持于成对之前述第1及第2记忆体胞元中;该记忆体并进行以下处理,即:由前述第1及第2记忆体胞元读出前述多元资料时,将流向该第1及第2记忆体胞元之记忆体胞元电流与多数基准电流作一比较,测出前述多元资料的逻辑位准。8.如申请专利范围第5至7项中任一项之不挥发性半导体记忆体,其中前述多数第1字元线系间隔排列;前述多数第2字元线则分别排列于前述第1字元线之间。9.如申请专利范围第5至7项中任一项之不挥发性半导体记忆体,其中前述第1及第2记忆体胞元系具有一用以储存电荷之绝缘性浮置闸。10.如申请专利范围第5至7项中任一项之不挥发性半导体记忆体,其中前述第1及第2记忆体胞元系具有一用以捕捉电荷之绝缘性捕捉闸。图式简单说明:第1图:显示第1实施型态之不挥发性半导体记忆体之区块图。第2图:系一说明图,用以显示第1实施型态中之资料的写入条件、全部抹除条件及读出条件。第3图:系一说明图,用以显示第1实施型态之读出动作中之记忆体胞元电流与基准电流的关系。第4图:显示第2实施型态之不挥发性半导体记忆体之区块图。第5图:详细显示第4图之记忆体阵列之胞元构造图。第6图:显示第2实施型态中之资料的写入条件、全部抹除条件及读出条件之说明图。第7图:显示第3实施型态之不挥发性半导体记忆体之区块图。第8图:显示第3实施型态中之资料的写入条件、全部抹除条件及读出条件之说明图。第9图:系一说明图,用以显示第3实施型态之读出动作中之记忆体胞元电流与基准电流的关系。第10图:显示第4实施型态之不挥发性半导体记忆体之区块图。第11图:显示第4实施型态中之资料的写入条件、全部抹除条件及读出条件之说明图。第12图:系一说明图,用以显示第4实施型态之读出动作中之记忆体胞元电流与基准电流的关系。第13图:显示第5实施型态之不挥发性半导体记忆体之区块图。第14图:显示第5实施型态中之资料的写入资料条件、全部抹除条件及读出条件之说明图。第15图:习知之不挥发性半导体记忆体之记忆体胞元阵列的构造图。第16图:第15图之等效电路图。第17图:系一说明图,用以显示习知之不挥发性半导体记忆体于进行读出动作时之记忆体胞元电流与基准电流的关系。 |
