| 主权项 |
1.一种半导体记忆装置,具有静态型记忆体单元所形成之记忆体单元区域,包括:第1反相器,由第1导电型的第1驱动电晶体及第2导电型的第1负载电晶体所构成;及第2反相器,第1导电型的第2驱动电晶体及第2导电型的第2负载电晶体所构成;上述第1反相器的输出端子与上述第2反相器的输入端子在电性上连接构成第1记忆节点,上述第2反相器的输出端子与上述第1反相器的输入端子在电性上连接构成第2记忆节点,而且包括:第1导电型的第1存取电晶体,源极与上述第1记忆节点在电性上连接,闸极与写入用字元线在电性上连接,且汲极与写入用位元线在电性上连接;及第1导电型的第2存取电晶体,闸极与读出用字元线在电性上连接,且汲极与读出用位元线在电性上连接;上述第1存取电晶体配置在上述第1及第2负载电晶体的形成区域的一边上,且上述第2存取电晶体配置在上述第1及第2负载电晶体的形成区域的另一边上;配置在上述记忆体单元区域内之全部的电晶体的闸极在相同方向上延伸。2.如申请专利范围第1项所述的半导体记忆装置,其中包括闸极与上述第1记忆节点在电性上连接,汲极与上述第2存取电晶体的源极在电性上连接之第1导电型的第1电晶体。3.如申请专利范围第2项所述的半导体记忆装置,将与上述第1及2的驱动电晶体中的任一者的源极在电性上连接之第1接地线,及与上述第1电晶体的源极在电性上连接之第2接地线分开来配线。4.如申请专利范围第1项所述的半导体记忆装置,其中包括:第1导电型的第1电晶体,闸极与上述第2记忆节点在电性上连接,汲极与上述第2存取电晶体的源极在电性上连接;第1导电型的第2电晶体,闸极与写入用位元线在电性上连接,汲极与上述第2记忆节点在电性上连接;及第1导电型的第3电晶体,闸极与写入用字元线在电性上连接,汲极与上述第2电晶体的源极在电性上连接。5.如申请专利范围第4项所述的半导体记忆装置,其中包括闸极与列选择信号线在电性上连接,汲极与上述读出用位元线在电性上连接,源极与上述第2存取电晶体的汲极在电性上连接之第1导电型的第4电晶体。6.如申请专利范围第1项所述的半导体记忆装置,其中包括配置在夹着第1导电型区域的一边上之第2导电型的第1区域及配置在另一边上之第2导电型的第2区域;上述第1存取电晶体配置在上述第1区域内,上述第2存取电晶体配置在上述第2区域内,上述第1及第2负载电晶体配置在上述第1导电型区域;上述写入用及读出用位元线相对于上述第1导电型区域与上述第1区域的边界线及上述第1导电型区域与上述第2区域的边界线成平行的方向上延伸。7.如申请专利范围第1项所述的半导体记忆装置,其中具有与上述写入用及读出用位元线在同一层上以相同方向来配线,且与构成上述静态型记忆体单元之元件在电性上成非连接状态之通过导线。8.一种半导体记忆装置,具有静态型记忆体单元所形成之记忆体单元区域,包括:第1反相器,由第1导电型的第1驱动电晶体及第2导电型的第1负载电晶体所构成;及第2反相器,由第1导电型的第2驱动电晶体及第2导电型的第2负载电晶体所构成;上述第1反相器的输出端子与上述第2反相器的输入端子在电性上连接构成第1记忆节点,上述第2反相器的输出端子与上述第1反相器的输入端子在电性上连接构成第2记忆节点,此外包括:第1导电型的第1及第2存取电晶体,分别的源极与上述第1及第2记忆节点在电性上连接,分别的汲极与位元线对在电性上连接;第1导电型的第1电晶体,闸极与上述第1记忆节点在电性上连接,源极与搜寻线对的一边在电性上连接;第1导电型的第2电晶体,闸极与上述第2记忆节点在电性上连接,源极与搜寻线对的另一边在电性上连接,汲极与上述第1电晶体的汲极在电性上连接;及第1导电型的第3电晶体,闸极与上述第1及第2电晶体的各汲极在电性上连接,汲极与匹配线在电性上连接;上述第1及第2存取电晶体与上述第1驱动电晶体配置在上述第1及第2负载电晶体的形成区域的一边上,且上述第2驱动电晶体与上述第1.第2及第3电晶体配置在上述第1及第2负载电晶体的形成区域的另一边上;配置在上述记忆体单元区域内之全部的电晶体的闸极在相同方向上延伸。9.如申请专利范围第8项所述的半导体记忆装置,其中进一部具有闸极与上述第1及第2电晶体的各汲极在电性上连接,汲极与上述匹配线在电性上连接之第1导电型的第4电晶体。10.如申请专利范围第8项所述的半导体记忆装置,其中包括配置在夹着第1导电型区域的一边之第2导电型的第1区域及配置在另一边上之第2导电型的第2区域;上述第1及第2存取电晶体与上述第1驱动电晶体配置在上述第1区域内,且上述第2驱动电晶体与上述第1.第2及第3电晶体配置在上述第2区域内,且第1及第2负载电晶体配置在上述第1导电型区域内;上述位元线对及上述搜寻线对分别相对于上述第1导电型区域与上述第1区域的边界线及上述第1导电型区域与上述第2区域的边界线成平行的方向上延伸。11.如申请专利范围第8项所述的半导体记忆装置,其中将与上述第1及2驱动电晶体中的任一者的源极在电性上连接之第1接地线,及与上述第3电晶体的源极在电性上连接之第2接地线分开来配线。12.如申请专利范围第8项所述的半导体记忆装置,其中包括与上述位元线对与上述搜寻线对在同一层上以相同方向来配线,且与构成上述静态型记忆体单元的元件在电性上成非连接状态之通过导线。图式简单说明:[图1]说明本发明的实施形态1中之SRAM记忆体单元的等价电路图。[图2]说明本发明的实施形态1中之SRAM记忆体单元的布局构成之概略平面图。[图3]说明图2的布局在层积方向分开后之下层布局之概略平面图。[图4]说明图2的布局在层积方向分开后之上层布局之概略平面图。[图5]说明本发明的实施形态2中之SRAM记忆体单元的等价电路图。[图6]说明本发明的实施形态2中之SRAM记忆体单元的布局构成之概略平面图。[图7]说明图6的布局在层积方向分开后之下层布局之概略平面图。[图8]说明图6的布局在层积方向分开后之上层布局之概略平面图。[图9]说明本发明的实施形态3中之SRAM记忆体单元的等价电路图。[图10]说明本发明的实施形态3中之SRAM记忆体单元的布局构成之概略平面图。[图11]说明图10的布局在层积方向分开后之下层布局之概略平面图。[图12]说明图10的布局在层积方向分开后之上层布局之概略平面图。[图13]说明本发明的实施形态4中之SRAM记忆体单元的等价电路图。[图14]说明本发明的实施形态4中之SRAM记忆体单元的布局构成之概略平面图。[图15]说明图14的布局在层积方向分开后之下层布局之概略平面图。[图16]说明图14的布局在层积方向分开后之上层布局之概略平面图。[图17]说明本发明的实施形态5中之SRAM记忆体单元的等价电路图。[图18]说明本发明的实施形态5中之SRAM记忆体单元的布局构成之概略平面图。[图19]说明图18的布局在层积方向分开后之下层布局之概略平面图。[图20]说明图18的布局在层积方向分开后之上层布局之概略平面图。[图21]说明在本发明的实施的形态1中之SRAM记忆体单元中应用SOI构造时的构成之概略平面图。[图22]图21中沿着XXI-XXI线之概略剖面图。[图23]说明一般的SRAM记忆体单元的等价电路图。[图24]说明先前的6个电晶体型SRAM记忆体单元的布局构成之概略平面图。[图25]说明特开平10-178110号公报所揭示之SRAM记忆体单元的下层的平面布局构成之概略平面图。[图26]说明特开平10-178110号公报所揭示之SRAM记忆体单元的上层的平面布局构成之概略平面图。 |
