记忆装置

摘要

〔课题〕提供在记忆体单元之选择中可不产生无用之电力消费的记忆装置，更进而提供可达成动作之高速化、小型化、及低成本化之记忆装置。〔解决手段〕于从记忆体单元来读出资讯之时，藉由读出用字元线，来执行一个局部区块内之只有一个记忆体单元之活性化。具体而言，将AND电路以对应所有记忆体单元而设置。所以，将可选择局部区块之一个的区块选择信号、及可选择以共通在局部区块间之局部区块内之记忆体单元之一个的区块内记忆体单元选择信号来做为AND电路之输入。AND电路之输出系给与读出用字元线。未做指定之其他记忆体单元之活性化系不执行，因为来自其等记忆体单元而电流不流动于局部读出用位元线所以不产生无用之电力消费。伍、(一)、本案代表图为：第1图(二)、本案代表图之元件代表符号简单说明：MC 记忆体单元；SR0~SRm 选择器；I1 反相器； I2、I3 反相器：DO 输出资料；WBT 写入用位元线；1写入驱动器；DI 输入资料；GRBL 全局读出用位元线；/WBL 反转资料写入用位元线LLB0~LBm 局部区块(m系正数)；LRBL0~LRBLm 局部读出用位元线；NA00～ NAn0、…、NA0m～Nanm AND电路；BS0～BSm 区块选择信号(为二进位之信号)；RWL0_0～RWLn_0、…、RWL0_m～ RWLn_m 读出用字元线：Row_sel_0～Row_sel_n区块内记忆体单元选择信号(为二进位之信号)。

主权项

1.一种记忆装置,包括复数个可记忆资讯之记忆体单元,其特征在于:复数个前述记忆体单元被分割为复数个局部区块;于前述复数个局部区块之各个为均含有同数之前述记忆体单元;在对前述记忆体单元写入前述资讯之时,或从前述记忆体单元读出前述资讯之时,藉由以指定前述复数个局部区块之一个,且在各个前述局部区块中予以共通而指定同数之前述记忆体单元里之一个,来进行一个前述局部区块内之只有一个前述记忆体单元的活性化。2.如申请专利范围第1项所述之记忆装置,其中,更包括对应复数个前述记忆体单元之各个而设置之复数个AND电路,前述复数个局部区块之一个指定以及同数之前述记忆体单元之一个指定的执行系产生选择前述复数个局部区块之一个的区块选择信号及以共通在前述复数个局部区块间而选择同数之前述记忆体单元之一个的区块内记忆体单元选择信号,而在所对应之前述复数个AND电路之各个来执行两信号之逻辑运算。3.如申请专利范围第1项所述之记忆装置,其中,更包括:复数条局部读出用位元线,在前述复数个局部区块之各个以一个一个地来设置,而各个系以共通在一个前述局部区块内之全部的前述记忆体单元而被连接;复数个闩锁电路,以对应于前述复数个局部读出用位元线之各条而被设置,各条并被连接于所对应之前述局部读出用位元线;及全局读出用位元线,于读出动作时,通过前述闩锁电路而以选择性地被连接于前述复数条局部读出用位元线之任一条。4.如申请专利范围第3项所述之记忆装置,其中,前述闩锁电路系包括第一及第二反相器,具有输入部及输出部;而前述第一及第二反相器之相互的前述输入部与前述输出部为被连接。5.一种记忆装置,为包括复数个可记忆资讯之记忆体单元,其特征在于:复数个前述记忆体单元系被分割为复数个局部区块;前述复数个局部区块系在第一方向及与前述第一方向为不同之第二方向之各方向以复数予以配列;而更包括:复数条局部读出用位元线,在前述复数个局部区块之各个以一个一个地来设置,而各个为以共通在一个前述局部区块内之所有的前述记忆体单元而被连接;全局读出用位元线,于读出动作时,藉由于前述第二方向延伸之支线而以选择性地被连接于前述复数条局部读出用位元线之任一条,而于前述第一方向延伸;及写入用位元线,藉由于前述第二方向延伸之支线而被被连接于复数个前述记忆体单元之全部,而于前述第一方向延伸。图式简单说明:图1系显示实施形态一之记忆装置之图。图2系显示实施形态二之记忆装置之图。图3系显示实施形态三之记忆装置之图。图4系显示做为习知的记忆装置之例之SRAM记忆体阵列的构成例。图5系显示SRAM记忆体单元之电路构成之图。图6系显示SRAM记忆体阵列之习知的区块化构成例之图。