| 主权项 |
1.一种半导体结构,其至少包含:一具有一埋入式介电质层之矽上绝缘体(SOI)基材,其中该埋入式介电质层具有一第一区域及一第二区域,该第一区域具有一第一介电常数,而该第二区域具有一与该第一介电常数不同的第二介电常数。2.如申请专利范围第1项所述之结构,其中该第二区域至少包含氟化的二氧化矽。3.如申请专利范围第1项所述之结构,其中该第一区域为未掺杂的二氧化矽。4.如申请专利范围第1项所述之结构,其中该第二介电常数比该第一介电常数小5至25%。5.一种矽上绝缘体场效电晶体(SOI FET) ,其至少包含:一于一埋入式氧化物层上部上具有矽层之矽基材,该氧化物层具有一些掺杂区域及一未掺杂区域,该未掺杂区域之介电常数与该掺杂区域之介电常数不同;在该矽层中的源极/汲极,其由在该矽层中的一基体隔离,该源极/汲极排列在该掺杂区域上方,且该基体排列在该未掺杂区域上方;及一在该基体上部上的闸介电质;及一在该闸介电质上部上的闸。6.如申请专利范围第5项所述之矽上绝缘体场效电晶体,其中该掺杂区域的该介电常数小于该未掺杂区域的该介电常数。7.如申请专利范围第5项所述之矽上绝缘体场效电晶体,其中该掺杂区域的该介电常数比该未掺杂区域的该介电常数小5至25%。8.如申请专利范围第5项所述之矽上绝缘体场效电晶体,其中该掺杂区域以氟掺杂。9.如申请专利范围第5项所述之矽上绝缘体场效电晶体,其中该埋入式氧化物层为第一埋入式氧化物层,且在一第二埋入式氧化物层上部更包含一第二矽层,该第二矽层与该第二埋入式氧化物层在该第一埋入式氧化物层与该基材之间。10.如申请专利范围第5项所述之矽上绝缘体场效电晶体,其中该矽层的厚度为50至500埃,而该埋氧化物层的厚度为50至500埃。11.一种制造一半导体结构的方法,该方法至少包含下列步骤:提供一具有一埋入式介电质层之矽上绝缘体基材;在该埋入式介电质层中形成一第一区域,该第一区域具有一第一介电常数;及在该埋入式介电质层中形成一第二区域,该第二区域具有一与该第一介电常数不同之第二介电常数。12.如申请专利范围第11项所述之方法,其中该第一区域为未掺杂的二氧化矽,而该第二区域为氟化的二氧化矽。13.如申请专利范围第12项所述之方法,其中该第二区域可藉由将氟植入该第二区域而氟化。14.如申请专利范围第13项所述之方法,其中该氟植入剂量为11014至11017原子/平方公分及能量为2至40KeV。15.如申请专利范围第11项所述之方法,其中该第二介电常数比该第一介电常数小5至25%。16.一种制造矽上绝缘体场效电晶体(SOI FET)之方法,该方法至少包含下列步骤:提供一种在一埋入式氧化物层上部上具有一矽层的一矽基材;在该矽层上部上形成一闸介电质;在该闸介电质上部上形成一闸导体;在该矽层中形成源极/汲极;该源极汲极由在该矽层中的一基体隔离,而该基体排列在该闸之下方;及在上述提供一种在一埋入式氧化物层上部上具有一矽层的一矽基材之步骤之后,在该埋入式氧化物层中形成掺杂区域,该掺杂区域排列在该源极/汲极之下方且具有的介电常数不同于该埋入式氧化物层的未掺杂区域之介电常数。17.如申请专利范围第16项所述之方法,其中该掺杂区域可藉由将氟植入该掺杂区域而氟化。18.如申请专利范围第17项所述之方法,其中该氟的植入在足以将氟植入分布波峰放置在该埋入式氧化物层中之植入能量下进行。19.如申请专利范围第17项所述之方法,其中更包含在600至1100℃的温度范围下退火该场效电晶体。20.如申请专利范围第16项所述之方法、,其中该掺杂区域的该介电常数较无掺杂的埋入式氧化物之该介电常数小5至25%。21.如申请专利范围第17项所述之方法,其中更包含在该闸的侧壁上形成一第一间隔器,以限制该源极/汲极及该氟植入在该闸之下方扩大。22.如申请专利范围第21项所述之方法,其中更包含在该第一间隔器的侧边上形成一第二间隔器,以限制该氟植入在该闸之下方扩大。23.如申请专利范围第16项所述之方法,其中更包含在该闸上部上形成一硬遮罩。24.如申请专利范围第17项所述之方法,其中更包含在该闸上部上形成一有图案的光阻层,该光阻层具有一边缘而延伸及排列在该源极/汲极上,以限制该氟植入在该闸之下方扩大。25.如申请专利范围第16项所述之方法,其中该矽层的厚度为50至500埃,且该埋入式氧化物层的厚度为50至500埃。26.如申请专利范围第16项所述之方法,其中该埋入式氧化物层为一第一埋入式氧化物层,且进一步在一第二埋氧化物层上部上至少包含一第二矽层,该第二矽与该第二埋入式氧化物层在该第一埋入式氧化物层与该基材之间。27.如申请专利范围第17项所述之方法,其中该氟植入剂量11014至11017原子/平方公分,且能量为2至40KeV。图式简单说明:第1图为一SOI FET的部分截面图,其阐明不同的有效及寄生电容器;第2图为一双BOX SOI FET的部分截面图,其阐明不同的有效及寄生电容器;第3A至3E图为部分截面图,其阐明根据本发明的第一具体实施例之SOI FET的制造;第4图为一部分截面图,其阐明根据本发明之第一具体实施例所制造的双BOX SOI FET;第5A至5F图为部分截面图,其阐明根据本发明的第二具体实施例之SOI FET的制造;第6图为一部分截面图,其阐明根据本发明的第二具体实施例所制造的双BOX SOI FET;及第7图为一部分截面图,其阐明根据本发明的第三具体实施例之SOI FET的制造。 |
