减少预烧试验时之消费电力之半导体记忆装置

摘要

本发明提供一种减少预烧试验时之消费电力之半导体记忆装置，其中，在预烧试验时，分别以PMOS基板电压产生部(100)及NMOS基板电压产生部(110)切换读出放大电路(SA)中之电晶体基板电压。具体而言，在试验时使P通道MOS电晶体之基板电压比通常时高。另一方面，使N通道MOS电晶体之基板电压比通常时低。藉此，在试验时可提高P通道MOS电晶体及N通道MOS电晶体的阈值电压。亦即，在关闭状态下可降低泄漏电流，并可减少预烧试验时的消费电力。