| 主权项 |
1.一种埋入式位元线的制造方法,包括:在一基底上形成图案化之一罩幕层,该罩幕层具有一开口;在未被该罩幕层覆盖之该基底中形成一浅掺杂区;以电浆增益型化学气相沉积法在该罩幕层之至少该开口之侧表面上形成一具特定厚度之衬套层,在沉积的过程中系先沉积在该开口端具有悬突的一第一层衬套层,再修饰该第一衬套层并形成一第二衬套层,以形成具有特定厚度之该衬套层;以及在未被该衬套层与该罩幕层覆盖之该基底中形成一深掺杂区,其中该浅掺杂区与该深掺杂区系共同作为一埋入式位元线。2.如申请专利范围第1项所述之埋入式位元线的制造方法,其中形成该衬套层之步骤包括:在该基底之表面上以及该罩幕层之上表面以及该开口之侧表面上形成该第一衬套层,其中形成在该基底表面之该第一衬套层厚度较形成在该罩幕层侧表面之该第一衬套层之厚度厚;以及修饰该第一衬套层,并形成该第二衬套层,其中位于该罩幕层侧表面之该第二衬套层具有均匀之厚度,且该第二衬套层更覆盖该基底之表面。3.如申请专利范围第2项所述之埋入式位元线的制造方法,其中形成该第一衬套层之该电浆增益型化学气相沈积法之一偏极电源供应器所供应之电源为0瓦。4.如申请专利范围第3项所述之埋入式位元线的制造方法,其中形成该第二衬套层之该电浆增益型化学气相沈积法之参数为:压力:1-100mTorr;功率:500-2000瓦;自我偏压値为-400V至0V;以及沉积速率:600-600埃/分钟。5.如申请专利范围第1项所述之埋入式位元线的制造方法,其中形成该第二衬套层之该电浆增益型化学气相沈积法之参数为:压力:1-100mTorr;功率:500-2000瓦;自我偏压値为-400V至0V;以及沉积速率:600-600埃/分钟。6.如申请专利范围第1项所述之埋入式位元线的制造方法,其中该罩幕层之材质包括光阻材质、多晶矽或介电材质。7.如申请专利范围第1项所述之埋入式位元线的制造方法,其中该衬套层之材质包括高分子材料。8.如申请专利范围第7项所述之埋入式位元线的制造方法,倘若于形成该衬套层之后之一关键尺寸有偏差,可直接重工该衬套层。9.如申请专利范围第1项所述之埋入式位元线的制造方法,其中形成该深掺杂区之一离子植入能量系为50 KeV至120 KeV。10.如申请专利范围第1项所述之埋入式位元线的制造方法,其中形成该浅掺杂区之一离子植入能量系为40 KeV至80 KeV11.如申请专利范围第1项所述之埋入式位元线的制造方法,其中该深掺杂区以及该浅掺杂区之离子浓度相同。12.一种罩幕式唯读记忆体元件的制造方法,包括:在一基底上形成图案化之一罩幕层,该罩幕层具有一开口;在未被该罩幕层覆盖之该基底中形成一浅掺杂区;以电浆增益型化学气相沉积法在该罩幕层之至少该开口之侧表面上形成一具特定厚度之衬套层,在沉积的过程中系先沉积在该开口端具有悬突的一第一层衬套层,再修饰该第一衬套层并形成一第二衬套层,以形成具有特定厚度之该衬套层;在未被该衬套层与该罩幕层覆盖之该基底中形成一深掺杂区,其中该浅掺杂区与该深掺杂区系共同作为一埋入式位元线;在该浅掺杂区上形成一隔离结构;在该基底的表面上形成一介电层;以及在该基底上形成一字元线。13.如申请专利范围第12项所述之罩幕式唯读记忆体元件的制造方法,其中形成该衬套层之步骤包括:在该基底之表面上以及该罩幕层之上表面以及该开口之侧表面上形成该第一衬套层,其中形成在该基底表面之该第一衬套层厚度较形成在该罩幕层侧表面之该第一衬套层之厚度厚;以及修饰该第一衬套层,并形成该第二衬套层,其中位于该罩幕层侧表面之该第二衬套层具有均匀之厚度,且该第二衬套层更覆盖该基底之表面。14.如申请专利范围第13项所述之罩幕式唯读记忆体元件的制造方法,其中形成该第一衬套层之该电浆增益型化学气相沈积法之一偏极电源供应器所供应之电源为0瓦。15.如申请专利范围第14项所述之罩幕式唯读记忆体元件的制造方法,其中形成该第二衬套层之该电浆增益型化学气相沈积法之参数为:压力:1-100mTorr;功率:500-2000瓦;自我偏压値为-400V至0V;以及沉积速率:600-600埃/分钟。16.如申请专利范围第12项所述之罩幕式唯读记忆体元件的制造方法,其中形成该第二衬套层之该电浆增益型化学气相沈积法之参数为:压力:1-100mTorr;功率:500-2000瓦;自我偏压値为-400V至0V;以及沉积速率:600-600埃/分钟。17.如申请专利范围第12项所述之罩幕式唯读记忆体元件的制造方法,其中该罩幕层之材质包括光阻材质、多晶矽或介电材质。18.如申请专利范围第12项所述之罩幕式唯读记忆体元件的制造方法,其中该衬套层之材质包括高分子材料。19.如申请专利范围第18项所述之罩幕式唯读记忆体元件的制造方法,倘若于形成该衬套层之后之一关键尺寸有偏差,可直接重工该衬套层。20.如申请专利范围第12项所述之罩幕式唯读记忆体元件的制造方法,其中形成该深掺杂区之一离子植入能量系为50 KeV至120 KeV。21.如申请专利范围第12项所述之罩幕式唯读记忆体元件的制造方法,其中形成该浅掺杂区之一离子植入能量系为40 KeV至80 KeV。22.如申请专利范围第12项所述之罩幕式唯读记忆体元件的制造方法,其中该深掺杂区以及该浅掺杂区之离子浓度相同。23.如申请专利范围第12项所述之罩幕式唯读记忆体元件的制造方法,其中该介电层为一电荷捕捉层,且形成该介电层的方法包括:在该基底上形成一第一氧化矽层;在该第一氧化矽层上形成一氮化矽层;以及在该氮化矽层上形成一第二氧化矽层。图式简单说明:第1图为习知一种记忆体元件之结构剖面示意图;第2A图至第2F图是依照本发明一较佳实施例之记忆体元件之制造流程剖面示意图;第3A图至第3C图是依照本发明一较佳实施例之另一种形成衬套层之流程剖面示意图;以及第4图为依照本发明另一较佳实施例之氮化矽记忆体元件之结构剖面示意图。 |
