| 主权项 |
1.一种一半导体制程之缺陷控制方法,其包含有下列步骤:提供一已图案化之晶片(patterned wafer),该晶片表面包含有复数个第一缺陷;对该晶片进行一半导体制程,该半导体制程于该晶片上形成复数个第二缺陷;对该晶片进行一缺陷侦测,以于侦测出该晶片上之复数个第一缺陷与该复数个第二缺陷;以及将所侦测到的该等缺陷依据一预设之资料库进行缺陷分类,以将该复数个第一缺陷与该复数个第二缺陷分开,并依该资料库将该复数个第二缺陷分类为复数个缺陷类型。2.如申请专利范围第1项的方法,其中该资料库内系包含有各种缺陷类型之分类方式以及对应于各该缺陷类型之缺陷资讯。3.如申请专利范围第2项的方法,其中各该缺陷类型之该缺陷资讯系包含有各该缺陷类型对该半导体制程之良率影响程度。4.如申请专利范围第3项的方法,其中该方法于进行缺陷分类后,会依照各该缺陷类型对该半导体制程之良率影响程度,将所侦测到的该等第二缺陷区分为高良率杀伤缺陷(killer defect)以及低良率杀伤缺陷(non-killer defect)。5.如申请专利范围第4项的方法,其中该方法于侦测到高良率杀伤缺陷时,另包含有下列步骤:根据所侦测到的该缺陷中所属之该缺陷类型进行缺陷生成原因分析;以及通知该半导体制程之操控者,以协助该操控者对该半导体制程之制程参数进行修正。6.如申请专利范围第1项的方法,其中该方法系利用一线上(in-line)自动缺陷分类(automatic defectclassification, ADC)工具来进行缺陷分类。7.如申请专利范围第1项的方法,其中该已图案化之晶片系为一线上产品晶片(product wafer)。图式简单说明:图一与图二习知之半导体制程的缺陷控制方法示意图。图三与图四为本发明中一半导体制程的缺陷控制方法示意图。 |
