| 主权项 |
1.一种测试工具,包含:一在其上至少具有一产品电路图案之产品层;一或多个形成在该产品层上之同本系层,该一或多个之同本系层包含复数个根据由同本系测试工具电路图案和同本系测试工具通路所构成之群组的结构,其中存在一或多个同本系层中之一或多个的缺陷,系该产品电路图案的一倾向之一指示器,以影响要形成在产品电路图案上之接续层的良率。2.如申请专利范围第1项之测试工具,其中该一或多个同本系层具有复数个区域,该一或多个同本系层的每一个区域,都包含复数个根据同本系测试工具电路图案和同本系测试工具通路所构成之群组的结构。3.如申请专利范围第2项之测试工具,其中该一或多个同本系层之一顶层的每一个区域都具有复数个完全相同的焊垫群。4.如申请专利范围第3项之测试工具,其中每一个焊垫群在测试时都与复数个装置相关。5.如申请专利范围第2项之测试工具,其中该一或多个同本系层的其中两个区域,具有除了自各区域边界偏移不同距离之外,彼此完全相同之同本系测试工具电路图案,而且用于这两个区域的每一个区域之焊垫群都位在区域的各自不同之部分,使得各自位在不同区域部分之下之制品,可以在该两个区域的每一个区域中量测。6.如申请专利范围第2项之测试工具,其中该一或多个同本系层中,至少有两个区域包含各自具有不同的金属密度、线宽和线距组合之同本系测试工具电路图案。7.如申请专利范围第6项之测试工具,其中该同本系测试工具电路图案包含蛇梳形结构。8.如申请专利范围第6项之测试工具,其中该一或多个同本系层至少具有三个区域,其包含:一具有一中间金属密度,一最小线宽和一稍许线距之第一区域;一具有最大金属密度,相当宽的线宽和最小线距之第二区域;及一具有最小金属密度,最小线宽和最小线距之第三区域。9.如申请专利范围第2项之测试工具,其中在该一或多个同本系层中,至少有两个区域包含各自具有不同的金属密度和通路密度组合之同本系测试工具通路。10.如申请专利范围第9项之测试工具,其中该一或多个同本系层至少具有三个区域,其包含:一具有相当高的金属密度和相当高的通路密度之第一区域;一具有相当稀疏的金属密度和相当稀疏的通路密度之第二区域;及一具有相当高的金属密度和相当稀疏的通路密度之第三区域。11.如申请专利范围第1项之测试工具,其中该同本系层包含z字形通路链。12.一种用以分析电路图案之方法,包含下列步骤:(a)自测试工具收集资料,其包含:一在其上至少具有一个产品电路图案之产品层,及一或多个形成在该产品层上之同本系层,该一或多个同本系层包含复数个根据由同本系测试工具电路图案和同本系测试工具通路所构成之群组的结构;(b)决定一或多个缺陷是否有出现在该一或多个同本系层之中;(c)根据步骤(b)所做之决定,分析该产品电路图案的一倾向对要形成在产品的产品电路图案上之一接续层的良率影响。13.如申请专利范围第12项之方法,其中:步骤(b)包含确认在该一或多个同本系层中之一或多个特定的制品;及步骤(c)包含确认造成该一或多个制品传递进入该一或多个同本系层中之产品层的一特征或属性。14.如申请专利范围第13项之方法,又包含:对每一个各自具有个别的产品层之复数个产品,执行步骤(a)到步骤(c),其中当对各自不同的产品层执行步骤(a)时,使用相同或实质上相同的同本系层。15.如申请专利范围第14项之方法,又包含将已确认之特征或属性的表列储存在资料库中。16.如申请专利范围第15项之方法,又包含:确认在资料库中已确认之特征或属性,当中的相关性。17.如申请专利范围第16项之方法,又包含回馈相关性的资讯,以变更至少一个产品之该产品电路图案的设计。18.如申请专利范围第16项之方法,又包含回馈相关性的资讯,以变更该一或多个同本系层之设计。19.一种用以设计或制造复数个不同的测试工具之方法,其包含该复数个测试工具之设计或制造的改善,所以:每一个测试工具都具有各不相同之至少具有一个产品电路图案在其上的产品层;每一个测试工具在产品层上都具有一或多个同本系层,该一或多个同本系层包含复数个根据由同本系测试工具电路图案和同本系测试工具通路所构成之群组的结构;及用于复数个不同测试工具的每一个之该一或多个同本系层,都是相同的或实质上相同的。20.如申请专利范围第19项之方法,又包含:决定一或多个缺陷是否有出现在各测试工具的一或多个同本系层之中;及根据出现在各测试工具之相同的或实质上相同的同本系层中的缺陷所做之决定,分析各产品电路图案的一倾向对要形成在产品的产品电路图案上之接续层的良率影响。21.如申请专利范围第19项之方法,其中用于复数个测试工具的每一个之同本系层具有共同的结构,而且对应个别的产品层之长度和宽度,其具有各不相同的同本系层长度和同本系层宽度。22.如申请专利范围第19项之方法,其中用于复数个测试工具的每一个之同本系层分割成复数个区域,排列成由各测试工具共用之共同布局,在各测试工具之同本系层中的对应区域具共同的结构。23.一种用以分析复数个电路图案之方法,包含下列步骤:(a)在产品层上形成第一同本系层,该同本系层包含复数个根据由同本系测试工具电路图案和同本系测试工具通路所构成之群组的结构;(b)决定一或多个缺陷是否有出现在由产品层中之制品所造成之第一同本系层之中;(c)在该第一同本系层之上形成一第二同本系层;及(d)决定一或多个缺陷是否有出现在由产品层或第一同本系层中之制品所造成之该第二同本系层之中。24.如申请专利范围第23项之方法,其中该产品层和该第一与第二同本系层系包含在制程线所制造之测试工具中,该方法又包含:在步骤(a)之后,为了测试,自制程线移开该测试工具;及在步骤(b)和步骤(c)之间,使该测试工具回到制程线。图式简单说明:第1A图为部分包含金属查核点之后排端(BEOL)同本系TV的横截面图。第1B图为部分包含通路查核点之后排端(BEOL)同本系TV的横截面图。第2图为具有每场12个不同晶片之BEOL同本系TV范例的层面图。第3A图到第3C图为具有不同金属密度和线宽之金属图案的三种组合。第4A图到第4C图为分别具有z字形图案之金属密度和通路密度的不同组合之三种通路测试单胞。第5A图到第5C图为分别具有直线连接图案之金属密度和通路密度的不同组合之三种通路测试单胞。第6图为对应第2图之层面的网线布局。第7图、第8A图和第8B图为第2图之网线布局的特征。第9A图和第9B图为同本系TV金属电路的布局如何在次晶片1和次晶片2之间偏移。第9C图为第9B图之细部放大图。第10图到第12图为第2图之网线布局的细部放大图。第13A图为同本系TV通路层电路的布局如何在次晶片1和次晶片2之间偏移。第13B图为第13A图之细部放大部。第14图到第16图为第2图之网线布局的细部放大图。第17A图为具有复数个上层,而每一个上层都具有侵略体和牺牲图案之另一个BEOL同本系TV范例的横截面图。第17B图到第17D图为在制造第17A图的TV时之中间步骤,其中在每一个中间步骤之最近沉积层具有侵略体和牺牲图案。第18图为另一种在实验阶段,用以影响三维良率设计之BEOL同本系TV的横截面图。第19图为根据本发明之某一实施例的方法范例。 |
