| 主权项 |
1.一种半导体元件,包括:一闸极介电层,覆盖于一通道区上;一源极区及一汲极区,位于该通道区之对称侧,其中该通道区包含有第一半导体材料而该源极区及汲极区包含有第二半导体材料;一闸电极,覆盖于该闸极介电层上;以及一第一间隔物及一第二间隔物,形成于该闸电极两侧上,其中该些间隔物各包含有邻近于该通道区之一空隙(void)。2.如申请专利范围第1项所述之半导体元件更包括一高应力膜层,覆盖于该闸电极与该些间隔物上。3.如申请专利范围第1项所述之半导体元件,其中该高应力膜层包含择自由氮化矽、氮氧化矽、二氧化矽及其组合所组成族群之材料。4.如申请专利范围第1项所述之半导体元件,其中该空隙减低了该高应力膜层对于该通道区之影响。5.如申请专利范围第1项所述之半导体元件,其中该高应力膜层具有介于0.5~4GPa之应力。6.如申请专利范围第1项所述之半导体元件,其中各间隔物包含一氧化衬层及一间隔物主体。7.如申请专利范围第6项所述之半导体元件,其中该空隙系设置于该间隔物之氧化衬层内。8.如申请专利范围第1项所述之半导体元件,其中该氧化衬层之包含二氧化矽而该间隔物主体包含氮化矽。9.如申请专利范围第1项所述之半导体元件,其中该半导体元件为一p通道电晶体。10.如申请专利范围第9项所述之半导体元件更包括该高应力膜层,覆盖于该闸电极与该些间隔物上,其中该高应力膜层具有拉伸应力(tensile stress)。11.如申请专利范围第1项所述之半导体元件,其中该半导体元件为一n通道电晶体。12.如申请专利范围第11项所述之半导体元件更包括该高应力膜层,覆盖于该闸电极与该些间隔物上,其中该高应力膜层具有压缩应力(compressive stress)。13.如申请专利范围第11项所述之半导体元件,其中该第一半导体材料包含矽。14.如申请专利范围第13项所述之半导体元件,其中该第二半导体材料包括矽与锗。15.如申请专利范围第1项所述之半导体元件,其中该第二半导体材料包含矽与碳。16.如申请专利范围第1项所述之半导体元件,其中该闸极介电层包含择自由氮化矽、氮氧化矽、二氧化矽及其组合所组成族群之材料。17.如申请专利范围第1项所述之半导体元件,其中该闸极介电层具有大于5之相对介电常数。18.如申请专利范围第17项所述之半导体元件,其中该闸极介电层包含择自由氧化铝、氧化铪、氧化锆、氮氧化铪、氧化镧及其组合所组成族群之材料。19.如申请专利范围第1项所述之半导体元件,其中该闸电极包含择自由晶矽、多晶矽锗、金属及金属矽化物所组成族群之材料。20.如申请专利范围第1项所述之半导体元件,其中该闸电极包含经掺杂之多晶矽材料。21.一种半导体元件,包括:一半导体基底;一第一电晶体,形成于该半导体基底内,其中该第一电晶体具有由第一半导体材料所构成之一第一通道区以及对称地设置于邻近该第一通道区之一第一源极区及一第一汲极区,而该第一源极区及第一汲极区包含与该第一半导体材料晶格不对称之一第二半导体材料;以及一第二电晶体形成于该半导体基底内且具有异于该第一电晶体之一导电性(conductivity type),其中该第二电晶体具有由该第二半导体材料所构成之第二通道区,该第二电晶体亦具有对称地设置于邻近该第二通道区之一第二源极区及一第二汲极区,而该第二源极区及第二汲极区包含与异于该第二半导体材料之一材料。22.如申请专利范围第21项所述之半导体元件更包括一高应力膜层,覆盖于该第一电晶体及第二电晶体上。23.如申请专利范围第21项所述之半导体元件,其中该第一电晶体更包括邻近第一闸电极且覆盖于该第一通道区上之一第一间隔物,而该第一间隔物包含形成于其内之一第一空隙,其中该第二电晶体更包括邻近该第二闸电极且覆盖于该第二通道区上之一第二间隔物,而该第二间隔物包括有形成于其内之第二空隙。24.如申请专利范围第23项所述之半导体元件,其中该第一间隔物及该第二间隔物分别包括一介电衬层,其中该第一空隙与第二空隙系位于该介电衬层内。25.如申请专利范围第23项所述之半导体元件,其中该第一空隙具有介于20~200埃之长度。26.如申请专利范围第25项所述之半导体元件,其中该第二空隙具有少于100埃之长度。27.如申请专利范围第23项所述之半导体元件,其中该第一空隙及第二空隙具有不同之尺寸。28.如申请专利范围第27项所述之半导体元件,其中该第一空隙大于该第二空隙。29.如申请专利范围第21项所述之半导体元件,其中该第一半导体材料具有一第一自然晶格常数,而该第二半导体材料具有一第二自然晶格常数,其中该第二自然晶格常数大于该第一晶格常数。30.如申请专利范围第29项所述之半导体元件,其中该第一通道区之至少一部份系处于源极至汲极方向上之压缩应力。31.如申请专利范围第21项所述之半导体元件,其中该第二半导体材料向上延伸至高于该第一通道区高度之10~500埃。32.如申请专利范围第21项所述之半导体元件,其中该第二通道区之至少一部份系处于源极至汲极方向上之拉伸应力。33.如申请专利范围第21项所述之半导体元件更包括一高应力膜层,形成于该第一电晶体及第二电晶体之至少一部份上,其中该高应力薄膜具有介于0.1~1.9GPa之拉伸应力。34.如申请专利范围第21项所述之半导体元件更包括一高应力膜层,形成于该第一电晶体及第二电晶体之至少一部份上,其中该高应力薄膜具有介于0.1~1.9GPa之压缩应力。35.如申请专利范围第21项所述之半导体元件更包括形成于该第一电晶体之至少一部份上之一高应力膜层以及形成于第二电晶体上之一第二高应力膜层,其中该第一高应力薄膜具有异于该第二高应力膜层之应力。36.如申请专利范围第21项所述之半导体元件,其中该第一电晶体包含一p通道电晶体而该第二电晶体则包含一n通道电晶体。37.如申请专利范围第36项所述之半导体元件,更包括一高应力膜层,形成于该第一电晶体上,其中该高应力膜层具有压缩应力。38.如申请专利范围第37项所述之半导体元件,更包括一第二高应力膜层,形成于该第二电晶体上,其中该第二高应力膜层具有拉伸应力。39.如申请专利范围第36项所述之半导体元件更包括一高应力膜层,形成于该第二电晶体上,其中该高应力膜层具有拉伸应力。40.如申请专利范围第36项所述之半导体元件,其中该第一源极区及第一汲极区各包含一金属矽化部。41.如申请专利范围第40项所述之半导体元件,其中该金属矽化部包含锗。42.如申请专利范围第36项所述之半导体元件,其中该第二源极区及第二汲极区各包含一金属矽化部。43.如申请专利范围第36项所述之半导体元件,其中该第一源极区及第一汲极区各包含一金属矽化部,其中该第一源极区及第一汲极区之该金属矽化部包含异于该第二源极区及第二汲极区所包含之金属矽化部之金属矽化物。44.如申请专利范围第21项所述之半导体元件,其中该第二源极区及第二汲极区系由该第一半导体材料所构成。45.如申请专利范围第21项所述之半导体元件,其中该第二源极区及第二汲极区由一第三半导体材料所构成。46.如申请专利范围第45项所述之半导体元件,其中该第三半导体材料区包含一晶格不相称区。47.如申请专利范围第45项所述之半导体元件,其中该第一半导体材料具有一第一自然晶格常数,且该第三半导体材料具有一第三自然晶格常数。48.如申请专利范围第47项所述之半导体元件,其中该第三自然晶格常数小于该第一自然晶格常数。49.一种半导体元件,包括:一矽基底;一p通道电晶体,形成于该矽基底内及其上,该p通道电晶体包括:一第一通道区,位于该矽基底内;一第一源极区及一第一汲极区,对称地形成于邻近该第一通道区之矽基底内,该第一源极区及第一汲极区系由具有异于矽自然晶格常数之自然晶格常数之一第二半导体材料所构成;一第一闸电极,绝缘地覆盖于该第一通道区;一第一间隔物区,形成于邻近该第一闸电极一侧壁,该第一间隔物区包含邻近于该第一通道区之一空隙;一n通道电晶体,形成于该矽基底内及其上:该n通道电晶体包括:一第二通道区,形成于该矽基底内;一第二源极区及一第二汲极区,对称地形成于邻近该第二通道区之矽基底内,该第二源极区及第二汲极区由异于该第二半导体材料之一材料所构成;以及一高应力膜层,覆盖于至少该第一电晶体及该第二电晶体之一上。50.如申请专利范围第49项所述之半导体元件,其中该第二源极区及第二汲极区形成于该矽基底内。51.如申请专利范围第49项所述之半导体元件,其中该第二源极区及第二汲极区系由具有异于矽及该第二半导体材料之自然晶格常数之一第三半导体材料所构成。52.如申请专利范围第51项所述之半导体元件,其中该第二半导体材料包含锗化矽而该第三半导体材料包含碳化矽。53.如申请专利范围第49项所述之半导体元件,其中该矽基底包含一绝缘层上有矽基底之一矽层。54.如申请专利范围第49项所述之半导体元件,其中该高应力膜层覆盖于该n通道电晶体以及该p通道电晶体上。55.一种半导体元件之制造方法,包括下列步骤:提供包含第一半导体材料之一基底;于该基底上形成一闸极介电层;于该闸极介电层上形成一闸电极;于该闸电极侧壁上形成复数个间隔物,该些间隔物各具有一空隙;于邻近该闸电极对称端之该第一半导体材料内形成一源极区及一汲极区,该源极区及汲极区包含一第二半导体材料;以及形成一高应力膜层于该闸电极、该些间隔物、该源极区及汲极区上。56.如申请专利范围第55项所述之半导体元件之制造方法,其中该电晶体为一p通道电晶体。57.如申请专利范围第55项所述之半导体元件之制造方法,于形成该源极区及汲极区前,更包括于邻近该闸电极对称侧之第一半导体材料内形成一凹陷之步骤。58.如申请专利范围第57项所述之半导体元件之制造方法,更包括于该凹陷中生成一第二半导体材料之步骤。59.如申请专利范围第57项所述之半导体元件之制造方法,其中该第二半导体材料包括矽与锗。60.如申请专利范围第58项所述之半导体元件之制造方法,于形成该源极区及汲极区后,更包括于该源极区及汲极区上形成第一半导体材料之步骤。61.如申请专利范围第55项所述之半导体元件之制造方法,于形成该闸电极后,更包括于对准于该闸电极之部份第一半导体区内形成源极延伸区及汲极延伸区之步骤。62.如申请专利范围第55项所述之半导体元件之制造方法,其中该电晶体为一p通道电晶体且该高应力膜层具有压缩应力。63.如申请专利范围第55项所述之半导体元件之制造方法,其中该高应力膜层具有拉伸应力。64.如申请专利范围第63项所述之半导体元件之制造方法,更包括植入离子于该高应力膜层内之步骤。65.如申请专利范围第55项所述之半导体元件之制造方法,其中该电晶体为n通道电晶体。66.如申请专利范围第65项所述之半导体元件之制造方法,其中该高应力膜层具有压缩应力。67.如申请专利范围第66项所述之半导体元件之制造方法,更包括植入离子于该高应力膜层内之步骤。68.如申请专利范围第65项所述之半导体元件之制造方法,其中该高应力膜层既有拉伸应力。69.如申请专利范围第55项所述之半导体元件之制造方法,于形成该源极区及汲极区前,更包括于邻近于该闸电极对称侧之第一半导体区内形成源极延伸区及汲极延伸区之步骤。70.如申请专利范围第69项所述之半导体元件之制造方法,更包括于该凹陷中生成一第二半导体材料之步骤。71.如申请专利范围第69项所述之半导体元件之制造方法,其中该第二半导体材料包含矽与碳。72.如申请专利范围第55项所述之半导体元件之制造方法,于形成该源极区及汲极区后,更包括于该源极区及汲极区上形成一第二导电材料之步骤。73.一种半导体元件之制造方法,包括下列步骤:提供第一半导体材料之一第一半导体区;于该第一半导体区上形成一闸极介电层;于该闸极介电层上形成一闸电极层;图案化并蚀刻该闸电极层以形成一闸电极;于该闸电极上形成一介电衬层;于该介电衬层上形成一间隔物材料层;蚀刻该间隔物材料层及该介电衬层以形成一间隔物;于邻近该间隔物之半导体区内形成一凹陷,去除该介电衬层之一部分;以及于该凹陷内成长一第二半导体材料以使得于该间隔物内留下有一空隙。74.如申请专利范围第73项所述之半导体元件之制造方法,其中该第二半导体材料异于该第一半导体材料。75.如申请专利范围第73项所述之半导体元件之制造方法,更包括一高应力膜层于该第二半导体材料及该闸电极上。76.如申请专利范围第73项所述之半导体元件之制造方法,其中该第一半导体材料为矽而该第二半导体材料包含矽与锗。77.如申请专利范围第73项所述之半导体元件之制造方法,其中该第一半导体材料为矽且该第二半导体落包含矽与碳。图式简单说明:第1a图系显示具有作为应力区之一松散锗化矽层以使磊晶矽层上方产生应变之一习知应变矽(strained-Si)电晶体;第1b图及第1c图系显示于Si/SiGe异质结构间之原始应变;第2图显示采用一高应力薄膜作为应力区以导入应变于通道区之另一方式。第3a~3g图系显示第一实施例之制程流程;以及第4a~4d图系显示第二实施例之制程流程。 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