| 主权项 |
1.一种半导体装置之制造方法,包括以下步骤:(a)在半导体基板表面形成图案,前述图案包含有第一氮化矽薄膜及具有用来形成隔离沟槽的窗口(window);(b)藉由使用前述图案作为遮罩蚀刻前述半导体基板以形成隔离沟槽;(c)沉积覆盖前述隔离沟槽的内表面之第二氮化矽薄膜;(d)形成覆盖前述第二氮化矽薄膜并埋入前述隔离沟槽之第一氧化矽薄膜;(f)蚀刻前述第一氧化矽薄膜以去除在前述隔离沟槽的上部区域中之前述第一氧化矽薄膜;(g)蚀刻并去除前述第二氮化矽薄膜露出的部分;(h)形成埋入前述隔离沟槽之第二氧化矽薄膜;(i)藉由利用前述第一氮化矽薄膜作为停止层,以化学机械研磨前述第二氧化矽薄膜;以及(j)蚀刻并去除露出之前述第一氮化矽薄膜。2.如申请专利范围第1项之半导体装置之制造方法,更包括以下步骤:(e)在前述步骤(f)之前,以化学机械研磨前述第二氮化矽薄膜上的前述第一氧化矽薄膜以形成平坦的表面。3.如申请专利范围第1项之半导体装置之制造方法,其中前述步骤(f)可以稀释的氢氟酸或使用含CF气体的化学乾式蚀刻来进行。4.如申请专利范围第1项之半导体装置之制造方法,其中前述步骤(g)可以热磷酸来进行。5.如申请专利范围第1项之半导体装置之制造方法,其中前述步骤(g)去除前述第二氮化矽薄膜至由前述半导体基板表面算起80至150nm之深度。6.如申请专利范围第1项之半导体装置之制造方法,其中前述第二氮化矽薄膜的厚度为20至40nm。7.如申请专利范围第1项之半导体装置之制造方法,更包括以下步骤:(k)在前述步骤(d)之后,对前述第一氧化矽薄膜执行退火处理以使前述第一氧化矽薄膜的密度均匀。8.如申请专利范围第1项之半导体装置之制造方法,更包括以下步骤:(k)在前述步骤(h)之后,对前述第二氧化矽薄膜执行退火处理以使前述第二氧化矽薄膜密致化。9.如申请专利范围第1项之半导体装置之制造方法,其中前述步骤(g)蚀刻前述第二氮化矽薄膜之露出部分并且过度蚀刻因而可使得在作用区上之前述第一氮化矽薄膜的侧壁退缩且降低前述氮化矽薄膜的上表面。10.如申请专利范围第8项之半导体装置之制造方法,其中前述侧壁的退缩量为6至12nm。11.如申请专利范围第1项之半导体装置之制造方法,其中前述步骤(a)在前述第一氮化矽薄膜上堆叠与氮化矽具有不同蚀刻特性的覆盖层,且前述步骤(g)蚀刻前述露出的第二氮化矽薄膜并且过度蚀刻因而可使在作用区上之前述第一氮化矽薄膜的侧壁退缩,但是却不会使前述氮化矽薄膜的上表面降低。12.如申请专利范围第11项之半导体装置之制造方法,其中前述覆盖层为氧化矽薄膜。13.如申请专利范围第1项之半导体装置之制造方法,其中前述步骤(h)在前述隔离沟槽较低区域留下前述第一氧化矽薄膜并且在前述第一氧化矽薄膜上形成第二氧化矽薄膜。14.如申请专利范围第1项之半导体装置之制造方法,更包括以下步骤:(1)在前述步骤(g)之后和前述步骤(h)之前,去除留在前述隔离沟槽较低区域的前述第一氧化矽薄膜,其中前述步骤(h)以使得由前述第二氮化矽薄膜所包围的区域内会形成空洞的方式形成前述第二氧化矽薄膜。15.一种半导体装置,包括:半导体基板;在前述半导体基板表面下形成的隔离沟槽;氮化矽薄膜衬垫,其覆盖凹陷入前述半导体基板表面下的前述隔离沟槽之内表面下面部分;第一氧化矽薄膜,其形成于由前述氮化矽薄膜衬垫所包围的区域内且埋入前述隔离沟槽的下部区域;第二氧化矽薄膜,其形成于前述第一氧化矽薄膜上且埋入前述隔离沟槽的上部区域;以及由前述隔离沟槽所界定的作用区。16.如申请专利范围第15项之半导体装置,其中前述氮化矽薄膜衬垫退缩至低于前述半导体基板的表面80至150nm。17.如申请专利范围第15项之半导体装置,其中前述氮化矽薄膜衬垫具有20至40nm的厚度。18.如申请专利范围第15项之半导体装置,其中前述第二氧化矽薄膜覆盖前述作用区的角落。19.如申请专利范围第15项之半导体装置,其中前述隔离沟槽的宽度为100nm或更窄。20.一种半导体装置,包括:半导体基板;在前述半导体基板表面下形成的隔离沟槽;氮化矽薄膜衬垫,其覆盖凹陷入前述半导体基板表面下的前述隔离沟槽的内表面下面部分;氧化矽薄膜,其埋入前述隔离沟槽且在由前述氮化矽薄膜衬垫所包围的区域内具有空洞;以及由前述隔离沟槽所界定的作用区。21.如申请专利范围第20项之半导体装置,其中前述氮化矽薄膜衬垫退缩至低于前述半导体基板的表面80至150nm。22.如申请专利范围第20项之半导体装置,其中前述氮化矽薄膜衬垫有20至40nm的厚度。23.如申请专利范围第20项之半导体装置,其中前述氧化矽薄膜覆盖前述作用区的角落。24.如申请专利范围第20项之半导体装置,其中前述隔离沟槽的宽度为100nm或更窄。图式简单说明:第1A图和第1B图系显示本发明者所作模拟结果的分析。第2A图至第2J图系显示根据第一实施例之STI结构形成方法的剖面图。第3A图至第3B图系显示在作用区所形成之半导体装置的结构之平面和剖面图。第4A图至第4D图系显示根据第二实施例之STI结构形成方法的剖面图。第5A图至第5J图系显示根据第三实施例之STI结构形成方法的剖面图第6A图至第6D图系显示根据第四实施例之STI结构形成方法的剖面图。第7A图至第7D图系显示根据第五实施例之STI结构形成方法的剖面图。第8A图至第8D图系显示根据第六实施例之STI结构形成方法的剖面图。第9A图至第9E图系显示样本的量测结果。第10图系概要显示半导体积体电路装置的结构剖面图。第11A图至第11G图系显示传统STI结构形成方法的剖面图。 |
