| 主权项 |
1.一种制造积体电路之方法,该方法包含:(a)形成一包含一半导体基底的结构,该结构包含一第一向上突出的特征;(b)形成一第一层于该结构上,该第一层有一第一部份向上突出于该第一特征上;(c)形成一第二层于该第一层上,其系使该第一部份被曝露且不完全地被该第二层所覆盖;(d)部分地移除该第一层,其对该第二层系选择性地,以形成一洞穴于该第一特征之位置;(e)形成一第三层于该洞穴内;以及(f)对该第三层系选择性地,移除至少部分的该第二层及该第一层。2.如申请专利范围第1项所述之方法,其中该第一层包含复数个次层,且至少有二个次层系由不同物质所制造。3.如申请专利范围第2项所述之方法,其中该第一部份包含至少一该第一层的次层的一部份,而该第一部份未包含每一该第一层的次层的一部份。4.如申请专利范围第2项所述之方法,其中至少该第一层的底部次层未座落于该第一特征,而至少该第一层的顶部次层系座落于该第一特征。5.如申请专利范围第4项所述之方法,其中移除该部分的该第二层及该第一层的移除操作未完全地移除任何的该第一层的次层,每一次层有部分为该第三层所覆盖且遗留于该积体电路。6.如申请专利范围第1项所述之方法,其中形成该第一层包含:形成该第一层的一第一次层,且移除于该特征上之部分的该第一次层;以及接着形成一第二次层于该第一次层及该特征上。7.如申请专利范围第6项所述之方法,其中该第二次层包含一L1层及座落于该L1层的一L2层;以及该第一层的部分移除系包含该L2层而未含该L1层的部分移除。图式简单说明:第一图:显示已知记忆体单元之剖面图。第二图:一过渡结构的俯视图,该过渡结构出于本发明之一实施例之记忆体制造流程中。第三图:是第二图的记忆体的全视图,该记忆体在制造过程中。第四至八图:显示第二图的记忆体于在制造过程中之剖面图。第九图:是第二图的记忆体的全视图,该记忆体在制造过程中。第十至二十图A:显示第二图的记忆体于在制造过程中之剖面图。第二十B图:是第二十图A之俯视图。第二十一至二十五图A:显示第二图的记忆体于在制造过程中之剖面图。第二十五图B:是第二十五图A之俯视图。第二十六图A:显示第二图的记忆体于在制造过程中之剖面图。第二十六图B:是第二十六图A之俯视图。第二十七图:显示第二图的记忆体于在制造过程中之剖面图。第二十八图:是第二图的记忆体之电路图。第二十九图:是本发明之其中一个实施例之记忆体阵列(array)的俯视图。第三十至三十六图:显示根据本发明之一积体电路在制造过程中之剖面图。 |
