| 主权项 |
1.一种循环式累加乘法器,系接收一控制电路所输 出之一乘数及一被乘数,并依据一第一控制讯号及 一第二控制讯号以进行一乘法运算,而输出一运算 结果至该控制电路,该乘法器包括: 一输入模组,用以接收输入对应至该第一控制讯号 之该乘数及该被乘数,并输出之; 一乘法模组,用以将该输入模组所输出之该乘数分 割成复数子乘数,再依序输出一乘积,该乘积等于 该输入模组所输出之该被乘数乘以其中之一该等 子乘数; 一累加模组,用以对该等乘积进行加总以输出一加 总値;以及 一输出模组,用以输入该累加模组所输出之该加总 値,并依据该第一控制讯号及该第二控制讯号以输 出该运算结果; 其中,该第一控制讯号系对应至无号/有号之该乘 法运算,该第二控制讯号系对应至N位元/2N位元之 该运算结果。 2.如申请专利范围第1项所述之循环式累加乘法器, 其中,该输入模组包括一第一多工器以及一第二多 工器,该第一多工器以及该第二多工器依据该第一 控制讯号以分别输入无号/有号之被乘数以及该乘 数。 3.如申请专利范围第1项所述之循环式累加乘法器, 其中,该乘法模组包括一状态引擎,该状态引擎依 据该乘数之値以决定一状态数,该状态数系对应至 该等乘积之数目。 4.如申请专利范围第1项所述之循环式累加乘法器, 其中,该乘法模组包括一乘法器,该乘法器系由一 改良式布斯运算器、一位移模组、及一加法器所 组成。 5.如申请专利范围第1项所述之循环式累加乘法器, 其中,该累加模组包括一位移器以及一加法器。 6.如申请专利范围第1项所述之循环式累加乘法器, 其中,该输出模组包括一第一多工器以及一第二多 工器,该第一多工器依据该第一控制讯号以输入无 号或有号之该加总値,并输出无号或有号之该加总 値至第二多工器;该第二多工器依据该第二控制讯 号以输出无号或有号之N位元或2N位元之加总値以 作为该运算结果。 7.如申请专利范围第1项所述之循环式累加乘法器, 其中,N等于8、16、32、64、或128。 8.如申请专利范围第1项所述之循环式累加乘法器, 其中,该等乘积之数目系介于1与N之间。 图式简单说明: 图1系本发明循环式累加乘法器之功能方块图。 图2系输入模组之功能方块图。 图3系乘法模组之功能方块图。 图4系乘法器之功能方块图。 图5系累加模组之功能方块图。 图6系输出模组之功能方块图。 |
