| 主权项 |
1.一积体电路随机接连记忆体,包含:许多记忆格;列解码装置,用于供应列促成讯号(R列促成讯号( )时,选择所要列之记忆格;行解码装置,用于每次供应行促成讯号( )时,接受行位址并选择特定行之记忆格;其特征为该积体电路尚包含装置(61,62),用以提供至少自一即定之选定列上配置之两选定记忆格读至资料输出线上之有效输出资料,此有效输出资料之提供于供应上述列促成( )讯号后供应上述行促成( )讯号时开始,并在上述列促成( )和行促成( )讯号皆终止时结束;上述资料输出线在提供有效输出资料以外之时间则置于高阻抗状态中。2.如请求专利部份第1项之积体电路,其中提供有一输入端( )用以将所述输出线置于高阻抗状态中。3.如请求专利部份第1项之积体电路,其中在每次供应所述行促成讯号时,选择一记忆格。4.如请求专利部份第1项之积体电路,其中在每次供应所述行促成讯号,选择多于一个记忆格;且其中提供有个别之输出装置,在每次所述供应时间用于各选定记忆格之资料输出。5.如请求专利部分第1项之积体电路,其中所述用于提供有效输出资料之装置准许资料读取以回应所供应之所述行促成讯号,以在供应次行促成讯号后之一即定期间内仍保持有效。 |
