| 主权项 |
1.一种正交转换处理器,包括:一转动器,响应第一转动器输入讯号X0,第二转动器输入讯号X0,第一系数讯号C0和第二系数讯号X1,用来产生等于C0X0+C1X1之第一转动器输出讯号和等于-C1X0+C0X1之第二转动器输出讯号;一通讯电路,响应供应之处理器输入讯号,用来供应该第一和第二转动器输入讯号给该转动器,接受该第一和该第二转动器输出讯号和传送该正交转换处理器之经转换输出讯号;以及响应一起始控制讯号之装置,用来提供控制讯号给该通讯电路和提供该第一和第二系数讯号给该转动器。2.如申请专利范围第1.项之处理器,其中该提供控制讯号之装置亦响应一"反"控制讯号,当该"反"控制讯号在第一逻辑位准时,用来在该处理器中实施预选正交转换处理器,而当该"反"控制讯号在第二逻辑位准时,则用来在该处理器中实施该预选正交转换之反转换。3.如申请专利范围第1.项之处理器,其中该第一和第二转动器输入讯号属于包含该处理器输入讯号以及该第一和第二转动器输出讯号之讯号组。4.如申请专利范围第1.项之处理器,其中该转动器包括四个乘法器,每一个乘法器皆包含多个模组,该四个乘法器之对应模组在实质上彼此近似。5.如申请专利范围第1.项之处理器,其中该转动器执行四次乘法,且包括一互连模组阵列,各模组包括四段,模组中之各段执行该转动器中执行之相乘的相同部份。6.如申请专利范围第1.项之处理器,其中该转动器执行四次乘法,且包括一在空间上接中近之矩阵和互连之乘法器一加法器模组,各模组包括四段,模组中之各段执行该转动器中执行之相乘的相同部份。7.如申请专利范围第1.项之处理器,其中该转动器执行四次乘法,且包括一在空间上接近之矩阵和互连之乘法器和加法器模组,各模组包括:一第一乘法逻辑元件,响应X0和C0;一第一加法器,响应供应之和讯号和进位讯号以及该第一乘法逻辑元件,用来产生输出和讯号和输出进位讯号;一第二乘法逻辑元件,响应X0和C1;一第二加法器,响应供应之和讯号和进位讯号以及该第二乘法逻辑元件,用来产生输出和讯号和输出进位讯号;一第三乘法逻辑元件,响应X0和C0;一第三加法器,响应供应之和讯号和进位讯号以及该第三乘法逻辑元件,用来产生输出和讯号和输出进位讯号以及该第三乘法逻辑元件,用来产生输出和讯号和输出进位讯号;一第四乘法逻辑元件,响应X1和C1;一第四加法器,响应供应之和讯号和进位讯号以及该第四乘法逻辑元件,用来产生输出和讯号和输出进位讯号。8.如申请专利范围第7.项之处理器,其中该模组尚包括一暂存器装置,响应该第一,第二,第三和第四加法器之该输出和讯号和输出进位讯号以及供应之时钟讯号,用来产出该模组之时控和输出讯号和进位输出讯号。9.如申请专利范围第7.项之处理器,其中该乘法逻辑元件为AND闸。10.如申请专利范围第1.项之处理器,其中该提供控制讯号之装置包括:一移位暂存器,响应该起始控制讯号,用来产生经延迟之起始控制讯号;以及多个连接点群,每一群皆由不同之一该经延迟之起始控制讯号所控制。11.如申请专利范围第1.项之处理器,其中该通讯电路包括:第一和第二记忆段,其中该第一记忆段储存该供应之处理器输入讯号且在该起始控制讯号之控制下提供该储存之处理器输入讯号给该第二记忆器段;而该第二记忆段响应来自该产生控制讯号之装置的控制讯号而储存该第一记忆段提供之讯号,供应讯号给该转动器,储存该转动器之该输出讯号以及在该起始控制讯号之控制下供应该经转换之输出讯号始该第一起忆段。12.如申请专利范围第1.项之处理器,其中该转动器包括四个乘法器,每一个乘法器皆包含多模组,该四个乘法器之对应模组彼此在实质上近似;而加法器/减法器网路响应某些该模组。图示简单说明:图1是依照本发明原理之正交变换处理器之一般方块图;图2是转动器300之一实施例;图3是图2转动器中之典型元件320方块图;图4是以图1系统执断续余弦变换所需要之讯号流程和转动序列;图5是图1中所示通讯电路100内记忆体之一般构造;图6是以图1系统执行断续变换之另一讯号流程和輚动序列;图7是图1中所示通讯电路之详细方块图;图8是在图5中所示记忆元件间之资讯通讯方式;图9是图7标化器之一实施例;图10是也速无计数器查寻表之结构;图11是图1查寻表之增加结构,其包含两个记忆元件56;图12是执行二次正交变换之一方块图;图13是图12中调换(transpose)记忆体502之一实施例;而图14是图13调换记忆体之记忆格503构造。 |
