| 主权项 |
1.一种积体电路其形成在半导体基质之一表面上,包含:一数位信号处理器电路其形成在基质表面之部分上;多数个添加电路其形成在连至该数位信号处理器电路处之基质表面之其余部分之一部分上,而与前述数位信号处理器电路及连至积体电路之外界电子元件相连用;一信号路径其将前述数位信号处理器连至多数添加电路中之至少一电路处,前述信号路径仅连接位在基质上之电路;一测试信号路径其用以测试前述数位信号处理器;以及多工电路其连至前述信号路径处并对一测试信号起反应使得前述信号路径可经由前述测试信号路径而选择式存取,测试信号路径系连至前述多工电路处以测试前述数位信号处理器。2.如申请专利范围第1项之电路,其中前述数位信号处理器电路包含:记忆电路其用以储存前述数位信号处理器使用之程式及运算元;一算术逻辑单元其连至前述记忆电路处并可操作以对前述运算元实施算术运算;以及一乘法电路其连至前述记忆电路及算术逻辑单元并可操作以对前述运算元实施乘法运算。3.如申请专利范围第1项之电路,另包含:一信号路径其连接至少两添加电路,前述信号路径仅连接位在基质上之电路且并不直接与外界元件接界;一测试信号路径其用以,测试前述添加电路;以及多工电路其连至前述信号路径并对一测试信号起反应以使前述信号路径可经由前述测试信号路径选择式存取,前述测试信号路径连至前述多工电路处以测试添加电路。4.如申请专利范围第1项之电路,其中积体电路占用少于100平方毫米之半导体表面区域。5.一种积体电路其形成在半导体基质之表面上,包含:一数位信号处理器其形成在基质表面之一部分上;一闸行列其形成在基质表面之其余部分之一部分上,前述闸行列可藉进一步处理而程式化以配合前述数位信号处理器电路及连至积体电路之外界电子元件操作;一信号路径其将数位信号处理器电路连至前述闸行列处,前述信号路径仅连接位在基质上之电路;一测试信号路径其用以测试前述数位信号处理器;以及多工电路其用以连接至前述信号路径及测试信号路径中之选定路径处,前述多工电路对一测试信号之接收起反应而连至前述测试信号路径处。6.如申请专利范围第5项之电路,其中前述数位信号处理器电路包含:记忆电路其用以储存前述数位信号处理器使用之和程式及运算元;一算术逻辑单元其连至前述记忆电路处并可操作以对前述运算元实施术运首;以及一乘法电路其连至前述记忆电路及算术逻辑单元并可操作以对前述运算元实施乘法运算。7.如申请专利范围第5项之电路,其中积体电路占用少于100平方毫米之半导体基质表面区域。8.一种积体电路其形成在半导体基质之一表面上,包含:一数位信号处理器电路其形成在基质之表面上,前述数位信号处理器电路包含记忆电路以供储存前述数位信号处理器电路所使用之程式及运算元之用,一算术逻辑单元其连至记忆电路以对前述运算元实施算术运算以及一乘法电路其连至前述记忆电路及算术逻辑单元以对前述运算元实施乘法运算;多数个结合垫其形成在基质之表面上;一闸行列其形成在基质之表面上,前述闸行列可程式化以连至前述数位信号处理器电路及结合垫处并形成电路以配合前述数位信号处理器电路及经由结合垫连至前述积体电路之外界元件操作;至少一信号路径将前述数位处理器电路连接至前述闸行列处,前述信号路径未直接连至任何前述结合垫处;一测试信号路径其用以测试前述数位处理器电路;以及乘法电路其连至前述信号路径处并对一测试信号起反应以使前述信号路径可经由前述测试信号路径而选择式存取,前述测试信号路径将多工电路连至至少一结合垫处使得前述数位信号处理器可经由结合垫加以测试。9.如申请专利范围第8项之电路,其中积体电路占用少于100平方毫米之半导体基质表面区域。10.如申请专利范围第8项之电路,其中数位信号处理器电路占用不多于55%之基质表面之表面区域。11.如申请专利范围第8项之电路,其中闸行列占用至少45%之基质表面之表面区域。12.一种方法其用以在一半导体基质之表面上之构成一积体电路,包含以下步骤:在基质表面之一部分上形成一数位信号处理器;在可藉进一步处理而程式化之基质表面之另一部分上之闸行列内形成多数个电晶体;于多数电晶体中之选定电晶体与数位信号处理器间形成互连部以形成电路其配合数依信号处理器电路及连至积体电路之外界电子元件而操作,至少一前述互连部未直接连至任何前述外界电子元件处;形成一测试信号路径其用以测试前述数位信号处理器;以及形成多工电路其连至前述互连部之一处并对一测试信号起反应使得前述互连部之一可经由前述测试信号路径存取,前述测试信号路径系连至前述多工电路处以测试前述数位信号处理器。13.如申请专利范围第12项之方法,其中前述积体电路占 |
