| 主权项 |
1﹒一种高并行计算机处理系统,包括:可操作式相互连接之C个多元处理机丛集,其中,C是2与256间之一个整数(包括2及256),每一多元处理机丛集包含:一共享记忆体装置,用以实体储存与取回资料,以及,为计算机处理系统所予执行之指令,使其成为一单一共用之逻辑位址空间之部份,而不会复制包含所有上述C个多元处理机丛集之所有上述共享记忆体装置之位址空间;用以在上述C个多元处理机丛集之任一中之上述共享记忆体装置中,直接运算上述资料与执行上述指令之P个处理机装置,其中,P是4与256间之一整数(包含4及256);Q个分布式外界面装置,用以转移上述资料与上述指令在上述共享记忆体装置与一或数外部资料源之间,其中,Q是2与256间之一整数(包含2及256);Z个判断节点装置,每一判断节点装置具有一或数特有直接连接路径于此多元处理机丛集中之上述共享记忆体装置间,以及,特有二个或更多之上述处理机装置,以及,特有之一或更多之上述分布式外界而装置,用以对称地多工上述处理机装置与上述分布式外界面装置与上述共享记忆体装置,其中2是2与128间之一整数(包2及128);及遥远丛集接合器装置,可操作式连接至每一个上述之Z判断节点装置及连接至在此多元处理机丛集中之上述共享记忆体装置,以及,连接至所有其他多元处理机丛集中之遥远丛集接合器装置,以便容许此多元处理机丛集中之上述Z判断节点装置能够存取所有其他上述多元处理机丛集之上述共享记忆体装置,以及容许所有其他之上述多元处理机丛集能存取此多元处理机丛集之上述共享记忆体装置。3﹒如申请专利范围第1项所述之计算机处理系统,其中,每一上述处理机装置包含:一向量处理机具有数向量暂存器,数向量功能单元,及至少一向量存取埠;及一纯量处理机具有数纯量暂存器,数纯量功能单元,指令解码逻辑及至少一纯量存取埠,上述向量存取埠与上述纯量存取埠系连接至上判断节点装置,以便除了在上述判断节点装置与上述共享记忆体装置间之上述一或更多直接连接路径之外,在上述判断节点装置与上述处理机装置间提供多重之连接路径。3﹒如申请专利范围第1项所述之计算机处理系统,其中,用于每一多元处理机丛集之该共享记忆体装置包含:S段主记忆体,每一段具有一分立之直接连路径以及每一在此多元处理机丛集中之上述Z判断节点装置,用以储存与取回上述资料与上述指令,其中,S系2与256间之一个整数(包含2及256)。4﹒如申请专利范围第1项所述之计算机处理系统,其中,上述遥远丛集接合器装置包含:一节点遥远丛集接合器(NRCA)装置,用以允许上述Z判断节点装置存取上述其他所有多元处理机丛集之上述遥远丛集接合器装置;及一记忆体遥远丛集接合器(MRCA)装置,用以控制为上述之所有其他多元处理机丛集之上述遥远丛集接合器装置对此丛集之上述共享记忆体装置之存取。5﹒如申请专利范围第1项所述之计算机处理系统,其中,上述外部资料源包含一或数次记忆体系统及数通道接合器,其中,一I/O集讯器装置系特有地连接至每一上述外部界面装置,用以多工来自外部资料源进出上述外部界面装置之上述资料与上述指令。6﹒如申请专利范围第1项所述之计算机处理系统﹒其中,每一多元处理机丛筑更包含泛用暂存器装置特有地连接至在此多元处理机丛集中之每一上述判断节点装置与上述遥远丛集接合器装置,用以储存与取回资料,以及,包含一算术与逻辑单元装置,用以运算上述不同于为上述处理机装置所执行运算之资料;及中断装置特有地连接至在此多元处理机丛集中之每一上述判断节点装置与上述遥远丛集装置,用以接收与送出中断信号上述共用记忆体装置,上述泛用暂存器装置与上述中断装置一起包含一组共享源,其对所有在此多元处理机丛集中,上述处理机装置以及在所有其他上述多元处理机丛集中之所有上述处理机装置均可以对称他存取。7﹒如申请专利范围第1项所述之高并行计算机处理系统,其中,每一于上述判断节点装置与上述共享记忆体装置间之连接路径系由两或更多之特有单向直接连接路径组成,每一于上述判断节点装置与上述共享记忆体装置间之上述单向连接路径具有一或更多之伫列装置,用以储存送至上述共享记忆体之数个要求,以及,每一于上述共享记忆体装置与上述判断节点装置间之上述单向连接路径具有一或更多之伫列装置,用以储存由上述共享记忆体返回之数反应。8﹒一种高并行计算机处理系统包含:一特有共享记忆体装置,用以储存与取回为该计算机处理系统所执行之资料与指令,成为一共用逻辑位地空间之部份,而不会重复位址空间;P个处理机装置,用以执行上述指令并在上述共享记忆体装置中直接运算上述资料,其中,P点4与256间之一整数(包含4与256);Z判断节点装置,每一判断节点具有二或更多之特有单向直接连接路径于上述共享记忆体装置之间,以及,一特有之二或更多之上述处理机装置,用以对称地多工上述具有上述共享记忆体装置之二或更多处理机,其中,2是2与128间之一整数(包含2与128)。9﹒如申请专利范围第8项所述之计算机处理系统,其中,每一上述处理机装置包含:一向量处理机具有数向量暂存器,数向量功能单元与及至少一向量存取埠;及一纯量处理机具有故纯量暂存器,数纯量功能单元,指令解码逻辑与至少一纯量存取埠,上述向量存取埠与上述纯量存取埠系连接至上述判断节点装置,以除了在上述判断节点装置与上述共享记忆体装置间之上述二或更多特有单向直接连接路径外,在上述判断节点装置与上述处理机装置间提供多重土连接路径。10﹒如申请专利范围第8项所述之计算机处理系统,其中,上述用于每一多元处理机丛集之共享记忆体装置包含:S段主记忆体,每一段均具有一分别之直接连接路径,用以储存并取回上述资料与上述指令,其中,5是2与256间之一整数(包含2与256)。11﹒如申请专利范围第8项所述之计算机处理系统,更包含:0个分布式外界面装置,每一分布式外界面装置可作动地连接至上述Z判断节点装置之一,以用以于上述共享源装置与一或数外部资料源间传送资料与控制资讯,其中,0系4与256间之一整数(包含4与256),以及,其中,O与2间之比例系大于或等于2;其中,上述外部资料源包含一或更多之次记忆体系统及数通道接合器,以及,其中,一I/O集讯器系单一地连接至每一上述外界面装置,用以多工由上述外部资料源进出上述外界面装置之上述资料与上述指令。12﹒如申请专利范围第8项所述之计算机处理系统,其中,每一多元处理机丛集更包含:泛用暂存器装置特有地连接至每一在此多元处理机丛集之上述判断节点装置与上述遥远丛集接合器装置,用以储存运算与取回资料;及中断装置特有地连接至每一在此多元处理机丛集中之判断节点装置与上述遥远丛集接合器装置,用以接收与送出中断信上述共用记忆组装置,上述泛用暂存器装置与上述中断装置一起包含一组共享资源,其系封在此多元处理机丛集之所有上述处理机装置以及在所有其他多元处理机丛集之所有上述处理机均可对称存取。13﹒如申请专利范围第8项所述之高并行计算机处理系统,其中,于上述判断节点装置与上述共享记忆体装置间之每一上述单向连接路径包含一或更多之伫列装置,用以储存送至上述共享记忆体之数要求,以及,于上述只享记亿装置与上述判断节点装置间之每一上述单向连接路径包含一或更多之伫列装置,用以储存由上述共享记忆体返回之数反应。14﹒一种高并行计算机处理系统,包含:C个多元处理机丛集可作动地彼此连接,其中,C系2与256间之一整数(包含2与256),每一多元处理机丛集包含:一共享记忆体装置,用以实体储存与取回为计算机处理系统所执行之资料与指令,成为一单一共用逻辑位址空间之部份,而不会重复包含所有上述C多元处理机丛集之所有上述共享记忆体装置之位址空间;P个处理机装置,用以执行在任一上述C多元处理机丛集之一之上述共享记忆体装置中,执行上述指令并直接运算上述资料,其中,P系4与256间之一整数(包含4与256);Z判断节点装置,每一判断节点装置具有一或数直接连接路径,连接该特有二或更多之上述处理机装置与上述共享记忆体装置,用以对称地多工上述特有二或更多之处理机装置与上述共享记忆体装置,其中,Z系2与128间之一整数(包含2与128);及遥远丛集接合器可作动地连接至每一上述Z判断节点装置与在此多元处理机丛集中之上述共享记忆体装置,并连接至在所有其他上述多元处理机丛集之遥远丛集接合器装置,用以允许此多元处理机丛集之上述Z判断节点装置存取所有其他上述多元处理机丛集之上述共享记忆体装置并允许所有其他上述多元处理机丛集连络一或数遥远存取至此多元处理机丛集之上述共享记忆体装置并在上述遥远存取中判断以允许对此多元处理机丛集中之上述共享记忆体装置件存取。15﹒如申请专利范围第14项所述之高并行计算机处理系统,其中,上述处理机装置包一向量处理机具有数向量暂存器,数向量功能单元与至少一向量存取埠;及一纯量处理机具有数纯量暂存器,数纯最功能单元,指令解码逻辑与至少一纯量存取埠,上述向量存取埠与上述纯量存取埠系连接至上述判断节点装置,以除了在上述判断节点装置与上述共享记忆体装置间之上述连接外,在上述判断节点装置与上述处理机装置间提供多重连接路径。16﹒如申请专利范围第14项所述之高并行计算机处理系统,其中,用于每一多元处理机丛架之上述共享记忆体装置包含:S段主记忆体,每一段均具有一个别直接与此多元处理机丛集之每一上述2判断节点连接之路径,以用以储存与取回上述资料与上述指令,其中,S系2与256间之一整数(包含2与256)。17﹒如申请专利范围第14项所述之高并行计算机处理系统,其中,上述遥远丛集接合器装置包含:一节点遥远丛集接合器(NRCA)装置,用以允许上述Z判断节点装置存取其他所有上述多元处理丛集之上述遥远丛集接合器装置;及一记忆体遥远丛集接合器(MRCA)装置,用以控制为所有其他上述多元处理机丛集之上述遥远丛集接合器装置之对此丛集之上述共享源装置之存取。18﹒如申请专利范围第14项所述之高并行计算机处理系统,其中,每一多元处理机丛集更包含:泛用暂存器装置特有地连接至每一上述判断节点装置与此多元处理机丛集之上述遥远丛集接合器装置,以用以储存,运算与取回资料;及中断装置持有地连接至每一上述判断节点装置与此多元处理机丛集中之上述遥远丛集接合器装置,用以接收与送出中断信号,上述共享记忆体装置,上述泛用暂存器装置与上述中断装置一起包含一组共享源,其对所有此多元处理机丛集中之上述处理机装置以及所有其他上述多元处理机丛集之所有上述处理机装置而言,均是可对称存取的。19﹒如申请专利范围第14项所述之高并行计算机处理系统,其中,于上述判断节点装置与上述共享记忆体装置间之每一连接路径系由两或更多之特有单向直接连接路径组成,于上述判断节点装置与上述共享记忆体装置间之每一上述单向连接路径具有一或更多之伫列装置,用以储存送至上述共享记亿体装置之数要求,以及,于上述共享记忆体装置与上述判断节点装置间之每一单向连接路径具有一或更多之伫列装置,用以储存由上述共享记忆体送回之数反应。图示简单说明:图1是本发明的较佳具体实施例的单一多元处理机丛集的方块图。图2a与2b是本发明较佳具体实施例的四丛集完成之方块图。图3是单一多元处理机丛集的方块图,显示:较佳具体实施例的判断结点设备图4是较佳具体实施例的单一无向量/向量多元处理机之方块图。图5是图4中所示之无向量工具的指令执行逻辑元件的更详细方块图。图6是图4中所示之向量工具的更详细方块图。图7是本发明较佳具体实施例的向量工具中,布耳单元的方块图。图8是方块图显示:各种指令缓冲器(包括指令高速缓冲储存器)。图9是简化之方块图显示:指令高速缓冲存储器的缓冲器填充操作的操作流程部份主记忆器之方块图。图11a与11b是较佳具体实施例的位址位移计划之方块图。图128与12b是本发明之记忆器定址计划的图。图13是单一判断结点的总方块图。图14是判断结点与一个记忆器段间之记忆器数据流动之详细方块图。图15是本发明之四要求者MRT系统状态图之示意表示图。图16a, 16b, 16c, 16d与16e是图15中所示之四要求者MRT系之状态图。图17是触排判断网路的示意图显示:十七要求者MRT相对状态矩阵。图18a, 18b和18c是图17中所示之MRT相对状态矩阵之详细电路图。图19a与19b是MRCA和NRCA等工具之方块图。图20是本发明中可能发生之各种型式共享资源冲突的示意代表。图21a, 21b , 21c与216是较早技艺和本发明的管道技术之示意代表。图22是本发明的整体暂存器之方块图图23是图22中所示之整体暂存器以内之整体暂存器档案工具之方块图。图24是流程图的示意代表图,显示:整体暂存器定址。图25d与25b是示意代表图,显示:整体暂存器实体位址图及整体暂存器位址完成。图26是示意表示图,显示:信号装置段完成。图27是总方块图显示:本发明之信号(岔断)。图28a与28b是实施例之「快速岔断」设施之方块图。图28c 是图28a与28b中所示之「快速岔断」设施之详细电路图。回29是本发明的I/O子系统之总方块图。图30a , 30b与30c是各种指令格式示意图。图31是示意流程图显示:岔断,例外域系呼叫的处理。 |
