| 主权项 |
1.一种半导体升压电路,包含:多数之级,每个级具有第一MOS电晶体和一端连接至第一MOS电晶体之汲极之第一电容,该级藉由串接级之第一MOS电晶体而串联连接;和至少一第一安排,其中每个级之第一MOS电晶体之源极电连接至其基底,而当多数之级区分为至少两群时,包括在一群中之第一MOS电晶体之基底和包括在另一群中之第一MOS电晶体之基底电绝缘,和第二安排,其中第二电容之一端连接至每个级之第一MOS电晶体之闸级,和第一时钟讯号产生装置用以输入第一时钟讯号至第一电容之其它端,和第二时钟讯号产生装置用以输入比电源电压(Vdd)之振幅大之第二时钟讯号至第二电容之其它端。2.一种半导体升压电路,包含:多数之级,每个级具有第一MOS电晶体和一端连接至第一MOS电晶体之汲极之第一电容,该级藉由串接级之第一MOS电晶体而串联连接,其中,每个级之第一MOS电晶体之源极电连接至其基底,而当多数之级区分为至少两群时,包括在一群中之第一MOS电晶体之基底和包括在另一不同群中之第一MOS电晶体之基底电绝缘。3.如申请专利范围第2项所述之半导体升压电路,其中多数级之第一MOS电晶体为P通道MOS电晶体,其分别形成在多数N型井区域,而N型井区域形成在半导体基底之表面,而多数之N型井区域互相电绝缘。4.如申请专利范围第2项所述之半导体升压电路,其中每个级包括第二电容连接至第一MOS电晶体之闸极,和第二MOS电晶体连接于第一MOS电晶体之闸极和源极间且具有一闸极连接于第一电容之一端。5.如申请专利范围第4项所述之半导体升压电路,其中一对相位互相相反之时钟讯号分别输入至连续两个级之第一电容之其它端,和一对时钟讯号分别输入至连续两个级之第二电容之其它端。6.如申请专利范围第2项所述之半导体升压电路,其中每个级之第一MOS电晶体之闸极连接至随后之级之第一电容之一端,而一对相位互相相反之时钟讯号分别输入至连续两级之第一电容之其它端。7.一种半导体升压电路,包含:多数之级,每个级具有第一MOS电晶体和一端连接至第一MOS电晶体之汲极之第一电容,该级藉由串接级之第一MOS电晶体而串联连接,其中,每个级之第一MOS电晶体之源极电连接至其闸极和其基底,而当多数之级区分为至少两群时,包括在一群中之第一MOS电晶体之基底和包括在另一不同群中之第一MOS电晶体之基底电绝缘。8.如申请专利范围第7项所述之半导体升压电路,其中多数级之第一MOS电晶体为P通道MOS电晶体,其分别形成在多数N型井区域,而N型井区域形成在半导体基底之表面,而多数之N型井区域互相电绝缘。9.一种半导体升压电路,包含:多数之级,每个级具有第一MOS电晶体,一端连接至第一MOS电晶体之汲极之第一电容,和一端连接至第一MOS电晶体之闸极之第二电容,该级藉由串接级之第一MOS电晶体而串联连接;第一时钟讯号产生装置用以输入第一时钟讯号至每一级之第一电容之其它端;和第二时钟讯号产生装置用以输入比电源电压(Vdd)之振幅大之第二时钟讯号至第二电容之其它端。10.如申请专利范围第9项所述之半导体升压电路,其中分别输入至连续两个级之第一电容之其它端之第一时钟讯号之相位互相相反。11.如申请专利范围第9项所述之半导体升压电路,其中每一级进一步包含第二MOS电晶体,其连接于第一MOS电晶体之闸极和源极之间,且具有一闸极连接于随后之级之电容之另一端。12.一种半导体升压电路,包含:多数之级,每个级具有第一MOS电晶体,一端连接至第一MOS电晶体之汲极之第一电容,和一端连接至第一MOS电晶体之闸极之第二电容,该级藉由串接级之第一MOS电晶体而串联连接,其中,每个级之第一MOS电晶体之源极电连接至其基底,而当多数之级区分为至少两群时,包括在一群中之第一MOS电晶体之基底和包括在另一不同群中之第一MOS电晶体之基底电绝缘;第一时钟讯号产生装置用以输入第一时钟讯号至第一级之第一电容之其它端;和第二时钟讯号产生装置用以输入较电源电压(Vdd)之振幅大之第二时钟讯号至第二电容之其它端。13.如申请专利范围第12项所述之半导体升压电路,其中多数级之第一MOS电晶体为P通道MOS电晶体,其分别形成在多数N型井区域,而N型井区域形成在半导体基底之表面,而多数之N型井区域互相电绝缘。14.如申请专利范围第12项所述之半导体升压电路,其中每一级进一步包含第二MOS电晶体,其连接于第一MOS电晶体之闸极和源极之间,且具有一闸极连接于第一电容之一端。15.如申请专利范围第12项所述之半导体升压电路,其中分别输入至连续两个级之第一电容之其它端之第一时钟讯号之相位互相相反。16.一种半导体升压电路,包含:多数之级,每个级具有两个第一MOS电晶体互相串联连接和两个电容,电容之一端连接至第一MOS电晶体之汲极或源极,相关级之第一MOS电晶体之串联电路串联连接于输入侧和输出侧之间,其中该多数之级区分成至少两群,包括在每一群中之第一MOS电晶体之基底一体成型在导电基底部份中,而分别施加至该群之基底部份之电位乃受到独立的控制。17.如申请专利范围第16项所述之半导体升压电路,其中当该升压电路为用以产生正高电压之电路时,施加至接近输出侧之一群之基底部份之电位高于施加至另一群之基底部份之电位。18.如申请专利范围第17项所述之半导体升压电路,其中包括在每个群中之级之第一MOS电晶体为P通道MOS电晶体,其形成在N型井区域中,而N型井区域形成在半导体基底之表面中,而在不同群中,级之第一MOS电晶体分别形成之井区域乃互相电绝缘。19.如申请专利范围第16项所述之半导体升压电路,其中当升压电路为用以产生负高电压之电路时,施加至接近输入侧之群之基底部份之负电位之绝对値高于施加至另一群之基底部份之负电位。20.如申请专利范围第19项所述之半导体升压电路,其中包括在每个群中之级之第一MOS电晶体为P通道MOS电晶体,其形成在N型井区域中,而N型井区域形成在半导体基底之表面中,而在不同群中,级之第一MOS电晶体分别形成之井区域乃互相电绝缘。21.如申请专利范围第16项所述之半导体升压电路,其中每一群之基底部份连接至包括在最接近输入侧之群中之第一MOS电晶体之一之汲极和源极。22.如申请专利范围第16项所述之半导体升压电路,其中该每个多数级包括两个第二电容,其一端连接至第一MOS电晶体之相关闸极,和第二MOS电晶体,其连接于第一MOS电晶体之闸极和汲极或源极之间,且具有一闸极连接于和第一MOS电晶体相连之电容之一端。23.如申请专利范围第22项所述之半导体升压电路,其中每个级之第二MOS电晶体之基底和群之基底部份电连接,而该级属于该群。24.如申请专利范围第22项所述之半导体升压电路,进一步包含用以分别输入一对第一时钟讯号之装置至每个级之两个第一电容之其它端,该对第一时钟讯号之相位互相相反,并用以在不同时间分别输入一对第二时钟讯号至两个电容之其它端。图示简单说明:图1为依照本发明之第一实施例之半导体升压电路之电路图;图2为依照图1之第1实施例之半导体升压电路之两连续级之电路图;图3为图1之半导体升压电路中之使用之时钟脉冲时间之时间图;图4A至4D分别表示图1之半导体升压电路之相关点上之电压波型图;图5A至5F分别为相关的电路图用以说明图1之半导体升压电路之操作;图6为图1之半导体升压电路之装置结构之横截面图;图7为依照本发明之第二实施例之半导体升压电路之电路图;图8为图6之半导体升压电路所使用之时钟脉冲时间之时间图;图9为依照本发明之第三实施例之半导体升压电路之电路图;图10为图9之半导体升压电路之装置结构之横截面图;图11为依照本发明之第四实施例之半导体升压电路之电路图;图12为图11之半导体升压电路中所使用之时钟脉冲之时间之时间图;图13为介于半导体升压电路之输出电压和级数间之关系图;图14为当半导体升压电路之级数为无限时,最大输出电和电源电压间之关系图;图15为依照本发明之第五实施例之半导体升压电路之电路图;图16为图15之半导体升压电路中使用之时钟脉冲之时间之时间图;图17为依照本发明之第六实施例之半导体升压电路之电路图;图18为图17之半导体升压电路之装置结构之横截面图;图19为依照本发明之第七实施例之半导体升压电路之电路图;图20为图17之半导体升压电路中所使用之时钟脉冲之时间之时间图;图21为图19之半导体升压电路使用之时钟脉冲之时间之时间图;图22为习知之半导体升压电路之电路图;图23为习知之半导体升压电路中所使用之时钟脉冲之时间之时间图;图24为介于习知半导体升压电路之输出电压和级数间之关系图;图25为当习知半导体升压电路之级数为无限时,最大输出电压和电源电压间之关系图;图26为另一习知半导体升压电路之电路图;和 |
