| 主权项 |
1. 一种快取索引用以指示一输入地址是否包含在一快取记忆体系统的资料阵列中,其中该资料阵列含有多数元素,该快取索引包括:多数资料组,每个资料组对应该资料阵列的一个元素;该多数资料组之第一组,此第一组具有一第一标记与第一状态;该第一标记含有一第一多数位元,此第一多数位元表示储存在该资料阵列的多数元素之第一元素中的一条第一快取线之身份;以及该第一状态含有一第一状态指示器,用以指示某些映射到该第一组的快取线,其中每条快取线对应该资料阵列的一个元素。2. 根据申请专利范围第1项之快取索引,其中该第一状态处于一种直接状态表示某单一线映射到该第一组。3. 根据申请专利范围第1项之快取索引,其中该第一状态处于一种配对状态表示一第一条线与一第二条线同时映射到该第一组。4. 根据申请专利范围第1项之快取索引,其中该第一状态处于一种借位状态表示没有任何线映射到该第一组。5. 根据申请专利范围第1项之快取索引,进一步包括一第二组,其中该第二组为该多数组的一组,且该第二组含有一第二标记,此第一标记包含一多数位元及一第二状态。6. 根据申请专利范围第5项之悚取索引,其中若第一条线与第二条线同时映射到该第一组,则该第一多数位元参考该第一条线,而该第二多数位元参考该第二条线。7. 根据申请专利范围第1项之快取索引,其中该快取索引包含一标记阵列与状态阵列。8. 一种使用于电脑系统中的快取记忆体次系统,该电脑系统具有一中央处理单元(CPU),该快取记忆体次系统包括:一含有一多数元素的资料阵列;一组阵列,其包含:一多数组,其中该多数组的每一个组对应该资料阵列的一个单一元素,一含有一第一标记栏位与一第一状态栏位的第一组,及一含有一第二标记栏位与一第二状态栏位的第二组;以及一对应该第一组之最近被使用的组(MRU)指示器,用以表示该第一组是否比该第二组在时间上更近一点被该CPU所存取。9. 根据申请专利范围第8项之次系统,其中该MRU指示器为一位元对应图。10. 根据申请专利范围第9项之次系统,其中该位元对应图从该CPU接收一第二多数位元当作输入,此位元图唯一地辨识该组阵列的第三组,并输出一MRU位元以表示该第一组或该第二组为此最近被使用的组。11. 根据申请专利范围第9项之次系统进一步包含一互斥或闸,其中该位元对应图从该CPU接收一第二多数位元当作输入,该第二多数位元为除了该第三多数位元的最高有效位元以外一第三多数位元的所有位元,其中该第三多数位元唯一地辨识该组阵列的一个第三组,而该位元对应图输出一个单一位元,该单一位元与该最高有效位元系输入到该互斥或闸,该互斥或闸输出一MRU位元以指出该第一组或该第二组为最近被使用的组。12. 根据申请专利范围第8项之次系统,其中该第一状态栏位与该第二状态栏位皆处于三种可能的状态之一,该三种可能的状态为直接状态、借位状态及配对状态。13. 根据申请专利范围第12项之次系统,其中该MRU指示器一开始表示该第一组为最近被使用的组,而当该第一状态栏位处于配对状态时,此MRU指示器被修正以表示该第二组为最近被使用的组以因应由该CPU对该快取次系统之要求。14. 根据申请专利范围第12项之次系统,其中该MRU指示器一开始表示该第一组为最近被使用的组,而当该第一状态栏位处于直接状态且对该快取次系统的要求不是位于该第一组中时,此MRU指示器被修正以表示该第二组为最近被使用的组以因应对该快取次系统之要求。15. 根据申请专利范围第8项之次系统,其中该MRU指示器与该CPU系包含在同一个积体电路包装中。16. 根据申请专利范围第15项之次系统,其中该第一状态栏位与该第二状态栏位系包含在该积体电路包装中。17. 一种使用于电脑系统中的快取记忆体次系统,该电脑系统具有一中央处理单元(CPU),该快取记忆体次系统包括:一含有一多数元素的资料阵列;一组阵列,其包含:一多数组,其中该多数组的每一个组对应该资料阵列的一个单一元素,一含有一第一标记栏位与一第一状态栏位的第一组,及一含有一第二标记栏位与一第二状态栏位的第二组;以及一个用来交换一第一快取线与一第二快取线的交换控制单元,该交换包括将一开始位于该资料阵列之第一元素中的一条第一快取线放到该资料阵列的第二元素之中,并将一开始位于该第二元素中的一条第二快取线放到该第一元素之中。18. 根据申请专利范围第17项之次系统,其中该第一状态栏位与该第二状态栏位皆处于三种可能的状态之一,该三种可能的状态为直接状态、借位状态及配对状态。19. 根据申请专利范围第18项之次系统,其中该交换控制单元在该第一状态栏位处于配对状态时,因应由该CPU对该快取次系统的要求而执行该交换的动作。20. 根据申请专利范围第18项之次系统,其中该交换控制单元在该第一状态栏位处于直接状态且该要求不是位于该第一组中时,因应由该CPU对该快取次系统的要求而执行该交换的动作。21. 一种将电脑系统的中央处理单元(CPU)所要求的资料线传回该CPU的方法,该电脑系统含有一系统记忆体与一快取记忆体次系统,该快取记忆体次系统含有一级(L1)快取与二级(L2)快取,该L2快取具有多条快取线,其中该多条快取线的每一条快取线为对应该多条快取线之另一条快取线的一条搭档组快取线,该方法包括的步骤有:(a) 决定该资料线是否储存在该L1快取中;(b) 假设该快取线是储存在该L1快取中,则将该资料线传回给该CPU;(c) 决定对应该资料线而在该12快取中的快取线是否处于借位状态;(d) 由该系统记忆体取得该资料线,并将该L2快取中的该资料线储存在对应该资料线之快取线中;以及(e) 将该快取线的状态更新为直接状态。22. 根据申请专利范围第21项之方法,进一步包括的步骤有:决定在该L2快取中的快取线是否为该CPU所要求的资料线;以及决定在该L2快取中对应该资料线的快取线是否处于直接状态。23. 根据申请专利范围第22项之方法,进一步包括由该L2快取将该快取线传回给该CPU的步骤。24. 根据申请专利范围第22项之方法,进一步包括的步骤有:由该系统记忆体取得该资料线并将该L2快取中的该资料线储存在对应该资料线的快取线中;将该资料线传回给该CPU;将该快取线的状态更新为配对状态;以及将该搭档组快取线的状态更新为借位状态。25. 根据申请专利范围第22项之方法,进一步包括的步骤有:决定在主要组与搭档组之最久没被使用的组中之快取线是否为所要求的快取线;以及将最久没被使用的组更新为最近被使用的组。26.根据申请专利范围第25项之方法,进一步包括之步骤为:将该L2快取的最久没用的组来的快取线传回该CPU。27. 根据申请专利范围第25项之方法,进一步包括由该系统记忆体取得该资料线并将该L2快取中的该资料线储存在对应该资料线的快取线中之步骤。28. 根据申请专利范围第25项之方法,其中更新该最久没被使用的组之步骤包括将该最久没被使用的组与该最近被使用的组互换。29. 一种电脑系统包括:一滙流排;一耦合到该滙流排的中央处理单元(CPU);一快取记忆体次系统包含,一含有一多数元素的资料阵列,一含有一多数组的组阵列,其中该多数组的每一个组对应一个该资料阵列的单一元素,一含有一第一标记栏位与一第一状态栏位的第一组,及一含有一第二标记栏位与一第二状态栏位的第二组;以及用以维护一最近被使用(MRU)的组之装置,该MRU组可为该第一组或该第二组。30. 根据申请专利范围第29项之系统,其中该维护装置包括一对应该第一组的MRU指示器,用以表示该第一组是否比该第二组在时间上更近一点被该CPU所存取。31.根据申请专利范围第29项之系统,其中该维护装置包括一交换控制单元用以交换一第一快取线与一第二快取线,该交换包括将一开始位于该资料阵列之第一元素中的一条第一快取线放到该资料阵列的第二元素之中,并将一开始位于第二元素中的一条第二快取线放到该第一元素之中。32. 根据申请专利范围第29项之系统,其中该第一状态栏位与该第二状态栏位皆处于三种可能的状态之一,该三种可能的状态为直接状态、借位状态及配对状态。图示简单说明:图1表示本发明的一个电脑系统范例之概略图;图2表示在本发明的一个实施例中的快取记忆体之组阵列与对应之资料阵列;图3A表示在本发明的一个实施例中用以决定最近使用之组资讯的位元对应图;图3B表示在本发明的另一种实施例中用以决定最近使用之组资讯的逻辑电路;图4为在本发明的一个实施例中之快取记忆体次系统的方块图;图5A和5B表示图4之快取记忆体次系统遵循本发明的一个实施例之动作步骤;图6为在本发明的另一种实施例中之快取记忆体次系统的方块图;图7A和7B表示图6之快取记忆体次系统遵循本发明的一个实施例之动作步骤;图8为在本发明的另一个实施例中之快取记忆体次系统的方块图;图9A和9B表示图8之快取记忆体次系统遵循本发明的一个 |
