| 主权项 |
1.一种半导体记忆元件,包含:至少一对数位线;至少一感测放大器,耦合于该至少一数位线;-第一记忆单胞,配置靠近该至少一感测放大器;-第二记忆单胞,配置远离该感测放大器;-选取电路,响应于第一位址资讯以选取该第一记忆单胞,及响应于第二位址资讯以选取该第二记忆单胞,当选取时,各该第一与第二记忆单胞产生一电位差于该至少一对数位线之间以响应储存该处之资料;以及-控制电路,激活于当该第一记忆单胞被选取时,而退激活于当该第二记忆单胞被选取时,当激活时,该控制电路抑制至少一对数位线间之电位差。2.一种半导体记忆元件,包含:至少一对数位线;复数之记忆单胞,各耦合于该至少一数位线;-负载电路,耦合于该至少一数位线之一端与一电压线之间;-选取电路,选取该记忆单胞之一以响应位址资讯;以及-控制电路,设定该负载电路之负载电阻値于一第一値于当选取一配置靠近该负载电路之记忆单胞时,而于一第二値于当选取另一配置远离该负载电路之记忆单胞时,该第二値系较小于该第一値。3.一种半导体记忆元件,包含:-记忆单胞阵列,含有复数之配置于具有复数之列与行之一矩阵形式中之记忆单胞;复数之数位线,配置于一行方向中且各耦合于配置在一组结合行中之记忆单胞;复数之字元线,配置于一列方向中且各耦合于配置在一相结合列中之记忆单胞;-负载电路,配置以电气耦合各该数位线之一端至一电源线,该记忆单胞被分成至少第一与第二群,该第一群含有配置靠近该负载电路之诸记忆单胞,而该第二群含有配置远离该负载电路之记忆单胞;以及-控制电路,当选取含于该第二群中之诸记忆单胞之一时,降低该负载电路之一负载电阻,而此降低系与其中选取含于该第一群中之诸记忆单胞之一时之情况相比较。4.如申请专利范围第1项之半导体记忆元件,包含一电晶体,耦合于该数位线之间以箝位该数位线间之电位差。5.如申请专利范围第1项之半导体记忆元件,包含诸电晶体,分别地耦合于该数位线之间以箝位该数位线间之电位差。图示简单说明: 图一为传统半导体记忆元件之记忆单胞和数位线系统之电路结构图;图二为说明传统半导体记忆元件之读取操作的信号波形; 图三为本发明一实例之结构图; 图四为说明此实例之读取操作的信号波形; 图五为本发明另一实例之结构图; 图六为说明此另一实例之读取操作的信号波形; 图七A为根据本发明一实例之箝制控制信号产生器的电路结构; 图七B为根据本发明一实例之箝制控制信号产生器的另一个电路结构; 图八为半导体记忆元件中列位址信号和选到的记忆单胞之间的关系之说明范例; 图九A为包含图七A电路之一般记忆电路结构的方块图; 图九B为包含图七B电路之一般记忆电路结构的方块图;及 图十为说明图七A和图七B电路之操作的时脉图。 |
