| 主权项 |
1.一种有列存取脉冲和行存取脉冲输出,透过滙流排,用于除外耦合到私用动态随机存取记忆体的列存取脉冲和行存取脉冲输入的微处理器,该微处理器包括一个动态随机存取记忆体控制暂存器至少配置有一位元,该位元被设定以指定该动态随机存取记忆体对该微处理器而言是否是私用的,一读取电路读取该一位元并且决定该位元是否被设定,以及一耦合到该读取电路的控制逻辑电路,以根据该动态随机存取记忆体对该微处理器而言是否是私用的,而控制该微处理器的功能。2.根据申请专利范围第1项之微处理器,其中该控制逻辑电路控制该微处理器的动态随机存取记忆体的更新功能,以致于当该一位元被设定以指示该动态随机存取记忆体是私用的时,该微处理器使用该列存取脉冲和行存取记忆体是私用的时,该微处理器使用该列存取脉冲和行存取脉冲输出执行该动态随机存取记忆体更新功能而不发布要求,也不假设,该滙流排的控制。3.根据申请专利范围第1项之微处理器,其中该控制逻辑电路控制该微处理器的动态随机存取记忆体定址功能,以便让该该微处理器撤回该滙流排的控制而不需释出该列存取脉冲和行存取脉冲线,因而当该一位元被设定以指定该动态随机存取记忆体是私用的时,在下一次该微处理器控制该滙流排时,让快速分页模式存取到该动态随机存取记忆体。4.一种微处理器系统,包括:一个配置有位址、控制、资料、列存取脉冲和行存取脉冲接脚,分别耦合到位址、控制、资料、滙流排的列存取脉冲和行存取脉冲线的微处理器;至少一个动态随机存取记忆体,配置有位址、控制、资料、列存取脉冲和行存取脉冲接脚,分别耦合到该位址、控制、资料、该滙流排的列存取脉冲和行存取脉冲线,该动态随机存取记忆体对该微处理器而言是私用的,并且该动态随机存取记忆体的该列存取脉冲和该行存取脉冲,接脚和该微处理器被逻辑地绑在一起,以便该微处理器不能存取任何其它的动态随机存取记忆体,并且该动态随机存取记忆体不能被任何其他的微处理器存取;其中该微处理器包括一动态随机存取记忆体控制暂存器,至少配置有一位元,该位元被设定以指定该动态随机存取记忆体对该微处理器而言是私用的,一个读取该一位元并且决定该位元是否被设定的读取电路,以及一个耦合到该读取电路的控制逻辑电路,该控制逻辑电路控制该微处理器的动态随机存取记忆体更新功能,以致于该微处理器使用该滙流排的该列存取脉冲和行存取脉冲线来执行该动态随机存取记忆体更新功能而不需发布一要求,也不假设,该滙流排的控制,当该位元被设定,并且该控制逻辑电路控制该微处理器的动态随机存取记忆体定址功能,当该位元被设定以让该微处理器,或需要的话,撤回对滙流排的控制而不需要发布该列存取脉冲和该行存取脉冲线,因而在下一次该微处理器控制该滙流排时,该页内存取到该动态随机存取记忆体。图示简单说明:图一显示根据本发明之处理器和动态随机存取记忆体置;图二显示用于该处理器和图一该动态随机存取记忆体的更新功能的时序图;并且,图三显示用于一处理器和动态随机存取记忆体的先前技术定址功能的时序图。图四显示用于该处理器和图一该动态随机存取记忆体的快速分页模式定址功能。 |
