| 主权项 |
1.一种半导体记忆装置,其特征为具备:主记忆格阵列;依第1输入信号选择上述主记忆格阵列之行的行解码器;近接配置于上述主记忆格阵列之列方向之一端,与上述主记忆格阵列共用位元线或列线的冗长记忆格阵列;配置于上述主记忆格阵列与上述冗长记忆格阵列之间的切断电路;邻接上述冗长记忆格阵列而配置,依第2输入信号来选择上述主记忆格阵列之列之同时,依上述第1或第2输入信号来选择上述冗长记忆格阵列之列的列解码器;及依上述第1或第2输入信号来选择上述冗长记忆格阵列之行之同时,藉由上述切断电路于上述主记忆格阵列与冗长记忆格阵列之间切断上述位元线或列线的冗长电路。2.如申请专利范围第1项之半导体记忆装置,其中上述主记忆格阵列系由仅能读出动作之Mask ROM构成,上述冗长记忆格阵列系由一层PROM构成。3.如申请专利范围第2项之半导体记忆装置,其中于上述冗长记忆格阵列中,在列方向邻接之2个记忆格系共用源极汲极区域。4.如申请专利范围第1项之半导体记忆装置,其中上述冗长记忆格阵列之行方向之尺寸为上述主记忆格阵列之行方向之尺寸之整数倍。5.如申请专利范围第1项之半导体记忆装置,其中上述冗长电路系具备记忆部用以记忆具有上述主记忆格阵列之不良记忆格之列位址,当上述记忆部所记忆之列位址与上述第2输入信号所选择之列位址一致时,藉由上述切断电路切断上述位元线或列线,俾选择上述冗长记忆格阵列之行。6.如申请专利范围第1项之半导体记忆装置,其中上述冗长电路系具备记忆部用以记忆具有上述主记忆格阵列之不良记忆格之列位址,当上述记忆部所记忆之列位址与上述第2输入信号所选择之列位址一致时,藉由上述切断电路切断上述位元线或列线,俾选择上述冗长记忆格阵列之行,并将上述第1输入信号导至上述列解码器,依上述第1输入信号来选择上述冗长记忆格阵列之列。7.如申请专利范围第1项之半导体记忆装置,其中传导上述第1输入信号之信号线及传导上述第2输入信号之信号线,系介由第1及第2电晶体群互相连接,上述列解码器系接于上述第1及第2电晶体群之间之信号线,藉由控制上述第1及第2电晶体群之ON及OFF据以将上述第1或第2信号传导至上述列解码器。8.如申请专利范围第1项之半导体记忆装置,其中上述冗长电路系具备记忆格用以记忆具有上述主记忆格阵列之不良记忆格之行位址及列位址,当上述记忆部所记忆之行位址或列位址与上述第1或第2输入信号所选择之行位址或列位址一致时,藉由上述切断电路切断上述位元线或列线,俾选择上述冗长记忆格阵列之行,并将上述第1或第2输入信号导至上述列解码器,依上述第1或第2输入信号来选择上述冗长记忆格阵列之列。9.如申请专利范围第1项之半导体记忆装置,其中传导上述第1输入信号之信号线及传导上述第2输入信号之信号线,系介由第1及第2及第3电晶体群互相连接,上述列解码器系接于上述第1及第2电晶体群间之信号线,上述切断电路及用以选择冗长记忆格阵列之行的选择电路,系接于上述第2及第3电晶体群间之信号线,藉由控制上述第1及第2及第3电晶体群之ON或OFF将上述第1或第2输入信号传导至上述列解码器,将上述第1或第2输入信号传至上述选择电路。10.如申请专利范围第1项之半导体记忆装置,其中上述半导体记忆装置其有交互配置之位元线及列线,上述主记忆格阵列系由接于位元线与列线间之记忆格构成,上述冗长记忆格阵列系由接于列线或列线间之记忆格构成,上述位元线及特定之列线系接于感测放大器,上述列线系接于偏压电路俾对各个列线供给特定电位。11.如申请专利范围第1项之半导体记忆装置,其中读出上述主记忆格阵列之记忆格之资料时,上述偏压电路系对上述列线交互施加接地电位及偏压电位,当读长上述冗长记忆格阵列之记忆格之资料时,上述偏压电路系对上述列线每间隔1条施加接地电位,令未施加接地电位之列线接于感测放大器。12.如申请专利范围第1项之半导体记忆装置,其中另具有写入电路俾对上述列线供给特定电位并将资料写入上述冗长记忆格阵列之记忆格内,当上述写入电路将资料写入上述冗长记忆格阵列之记忆格时,上述冗长电路即藉由切断电路切断上述位元线或列线。13.如申请专利范围第1项之半导体记忆装置,其中另具有1个以上之第1导电片用以对上述冗长记忆格阵列之记忆格施加资料写入用之供给电位,及1个以上之第2导电片用以施加电源电位俾使申请专利范围第1项之半导体记忆装置动作,当资料写入上述冗长记忆格阵列之记忆格后,上述第1导电片及第2导电片同时被施加有上述电源电位。14.如申请专利范围第1项之半导体记忆装置,其中在上述冗长记忆格阵列与主记忆格阵列之间配置解码器,俾使通过上述冗长记忆格阵列内之位元线或列线之数目少于通过上述主记忆格阵列内之位元线或列线之数目。15.一种半导体记忆装置,其特征为具有:主记忆格阵列;依第1输入信号来选择上述主记忆格阵列之行的行解码器;依第2输入信号来选择上述主记忆格阵列之列的列解码器;冗长记忆格阵列;依上述第1及第2输入信号中之至少1种信号来选择上述冗长记忆格阵列之行的冗长电路;及依上述第1或第2输入信号来选择上述冗长记忆格阵列之列的列解码器。图示简单说明:第一图:本发明之半导体记忆装置之设计图。第二图:本发明之半导体记忆装置之一部分之平面图。第三图:沿图二之Ⅲ-Ⅲ线之断面图。第四图:沿图二之IV-IV线之断面图。第五图:图二之一层PROM之等效电路图。第六图:本发明之半导体记忆装置之行解码器之电路图。第七图:本发明之半导体记忆装置之冗长电路之电路图。第八图:本发明之半导体记忆装置之列解码器之电路图。第九图:本发明之半导体记忆装置之记忆格阵列之电路图。第十图:本发明之半导体记忆装置之记忆格阵列之平面图型。第十一图:本发明之半导体记忆装置之冗长部之电路图。第十二图:本发明之半导体记忆装置之冗长部之电路图。第十三图:本发明之半导体记忆装置之方块图。第十四图:第十三图之半导体记忆装置之读出时序图。第十五图:区段(Bank)构成之半导体记忆装置之概念图。第十六图:区段(Bank)构成之半导体记忆装置之概念图。第十七图:区段(Bank)式Mask ROM之等效电路图。第十八图:主记忆格阵列之一部分之示意图。第十九图:第十八图之主记忆格阵列之平面图型。第二十图:主记忆格阵列部及冗长记忆格阵列之电路部。第二一图:第二十图之主记忆格阵列之平面图型。第二二图:列解码器、写入电路部及读出电路部之电路图。第二三图:冗长记忆格阵列之控制闸极选择电路之电路图。第二四图:主记忆格救济时之时序图。第二五图:行位址记忆电路之电路图。第二六图:列位址记忆电路之电路图。第二七图:位准移位器之电路图。第二八图:位址写入时之方块图。第二九图:位址写入时之时序流程图。第三十图:写入模式检测电路之电路图。第三一图:写入状态之电位图。第三二图:冗长控制电路之电路图。第三三图:位址确认之时序图。第三四图:位址检测动作之示意图。第三五图:冗长控制电路之时序图。第三六图:资料写入时之时序流程图。第三七图:第十三图之列前置位址转换电路之电路图。第三八图:本发明之半导体记忆装置之电源图。第三九图:本发明之半导体记忆装置之方块图。第四十图:冗长控制电路之电路图。第四一图:第三九图之半导体记忆装置之读出时序图。第四二图:位址感测时之时序图。第四三图:本发明之半导体记忆装置之一部分之图。第四四图:本发明之半导体记忆装置之方块图。第四五图:位址记忆电路图。第四六图:习知半导体记忆装置之设计图。 |
