| 主权项 |
1.一种用于高速动态随机存取记忆体之介面选择电路,该电路包括:一控制电路,根据一外部电压产生一控制信号对,其中,若该外部电压系预定之逻辑状态,则该控制信号对系处于第一控制状态,若该外部电压系一外接之参考电压,则该控制信号对系处于第二控制状态;以及一电子式开关,根据该控制信号对以决定使用该外部电压或一内部电压做为动态随机存取记忆体之参考电压,其中,若该控制信号对系处于第一控制状态,则该电子式开关选择该内部电压做为动态随机存取记忆体之参考电压,若该控制信号对系处于第二控制状态,则该电子式开关选择该外部电压做为动态随机存取记忆体之参考电压。2.如申请专利范围第1项所述之介面选择电路,其中该控制电路包括一对串联之反向器,该对反向器之输入连接于该外部电压,而该对反向器之输出则用以做为上述之控制信号对。3.如申请专利范围第1项所述之介面选择电路,其中该电子式开关包括:一第一电晶体,及串联该第一电晶体之一第二电晶体,其中,该第一电晶体及该第二电晶体之汲极分别连接于该内部电压及该外部电压,而该第一电晶体及该第二电晶体之源极则相接,用以输出动态随机存取记忆体之参考电压。4.如申请专利范围第1项所述之介面选择电路,其中该预定之逻辑状态系一“高"逻辑状态。5.如申请专利范围第4项所述之介面选择电路,其中该控制电路包括一对串联之反向器,该对反向器之输入连接于该外部电压,而该对反向器之输出则用以做为上述之控制信号对。6.如申请专利范围第5项所述之介面选择电路,其中该电子式开关包括:一第一电晶体,以及串联该第一电晶体之一第二电晶体,其中,该第一电晶体及该第二电晶体之汲极分别连接至该内部电压及该外部电压,该第一电晶体在该外部电压为“高"逻辑状态时导通,用以选择该内部电压做为该动态随机存取记忆体之该参考电压,而该第二电晶体则在该外部电压为外接之参考电压时导通,用以选择该外部电压做为该动态随机存取记忆体之该参考电压。7.如申请专利范围第1项所述之介面选择电路,其中该预定之逻辑状态系一“低"逻辑状态。8.如申请专利范围第1项所述之介面选择电路,其中该控制电路包括一对串联之反向器,该对反向器之输入连接于该外部电压,而该对反向器之输出则用以做为上述之控制信号对。9.如申请专利范围第8项所述之介面选择电路,其中该电子式开关包括:一第一电晶体,以及串联该第一电晶体之一第二电晶体,其中,该第一电晶体及该第二电晶体之汲极分别连接至该内部电压及该外部电压,该第一电晶体在该外部电压为“低"逻辑状态时导通,用以选择该内部电压做为该动态随机存取记忆体之该参考电压,而该第二电晶体则在该外部电压为外接之参考电压时导通,用以选择该外部电压做为该动态随机存取记忆体之该参考电压。10.如申请专利范围第1项所述之介面选择电路,其中,若动态随机存取记忆体之参考电压为该内部电压,则该动态随机存取记忆体系使用LVTTL介面,若动态随机存取记忆体之参考电压为该外部电压,则该动态随机存取记忆体系使用SSTL介面。11.如申请专利范围第1项所述之介面选择电路,其中更包括一电压源,用以在该外部电压及该介面选择电路中断时,提供一代表预定之逻辑状态的逻辑信号给上述之控制电路。12.如申请专利范围第11项所述之介面选择电路,其中该预定之逻辑状态系一“高"逻辑状态。13.如申请专利范围第12项所述之介面选择电路,其中该控制电路包括一对串联之反向器,该对反向器之输入连接于该外部电压及该电压源之输出,而该对反向器之输出则用以做为上述之控制信号对。14.如申请专利范围第13项所述之介面选择电路,其中该电子式开关包括:一第一电晶体,以及串联该第一电晶体之一第二电晶体,其中,该第一电晶体及该第二电晶体之汲极分别连接至该内部电压及该外部电压,该第一电晶体在该外部电压为“高"逻辑状态及该外部电压和该介面选择电路中断时导通,用以选择该内部电压做为动态随机存取记忆体之参考电压,而该第二电晶体在该外部电压为外接之参考电压时导通,用以选择该外部电压做为动态随机存取记忆体之参考电压。15.如申请专利范围第14项所述之介面选择电路,其中该电压源系一PMOS元件,其闸极连接至该动态随机存取记忆体之一低电压源,而该PMOS元件之一源极及一汲极则分别连接至该动态随机存取记忆体之一高电压源及该控制电路。16.如申请专利范围第11项所述之介面选择电路,其中该预定之逻辑状态系一“低"逻辑状态。17.如申请专利范围第16项所述之介面选择电路,其中该控制电路包括一对串联之反向器,该对反向器之输入连接于该外部电压及该电压源之输出,而该对反向器之输出则用以做为上述之控制信号对。18.如申请专利范围第17项所述之介面选择电路,其中该电子式开关包括:一第一电晶体,以及一串联该第一电晶体之第二电晶体,其中,该第一电晶体及该第二电晶体之汲极分别连接至该内部电压及该外部电压,该第一电晶体在该外部电压为“低"逻辑状态及该外部电压和该介面选择电路中断时导通,用以使该内部电压做为动态随机存取记忆体之参考电压,而该第二电晶体在该外部电压为外接之参考电压时导通,用以使该外部电压做为动态随机存取记忆体之参考电压。19.如申请专利范围第18项所述之介面选择电路,其中该电压源系一NMOS元件,该NMOS之闸极连接于动态随机存取记忆体之高电压源,而其源极/汲极则分别连接至该动态随机存取记忆体之低电压源及上述之控制电路。20.如申请专利范围第11项所述之介面选择电路,其中,若动态随机存取记忆体之该内部电压为该内部电压时,则该动态随机存取记忆体系使用LVTTL介面,若动态随机存取记忆体为该外部电压时,则该动态随机存取记忆体系使用SSTL介面。图示简单说明:第一图系根据本发明实施例一之介面选择电路的电路图,该电路系用以决定高速动态随机存取记忆体所使用之介面标准(如LVTTL或SSTL)。第二图系根据本发明实施例二之介面选择电路的电路图,该电路系用以决定高速动态随机存取记忆体所使用之介面标准(如LVTTL或SSTL)。第三图系根据本发明实施例三之介面选择电路的电路图,该电路系用以决定高速动态随机存取记忆体所使用之介面标准(如LVTTL或SSTL)。第四图系根据本发明实施例四之介面选择电路的电路图,该电路系用以决定高速动态随机存取记忆体所使用之介面标准(如LVTTL或SSTL)。 |
