静态随机记忆元中多晶矽负载有效长度提高之制程

摘要

于一电阻性负载静态随机记忆元（resistive load static random access memory cell)之制程中，藉由形成一绕行分布之多晶矽负载以延长其有效长度，如此，可抵销因后续高温程序所导致的掺质侧向扩散(lateral diffusion)效应所造成之多晶矽负载长度降低现象，进而防止该多晶矽负载发生贯穿（punch through）。此外，由于该绕行之多晶矽负载所占面积很小，以其为负载之静态随机记忆元尺寸可以降低。因此，藉由控制该多晶矽负载之绕行长度，该多晶矽负载之电阻值可以获得调整。

主权项

1.一种形成电阻性负载静态随机记忆元的制造方法,其包含下列步骤:(1)沈积一氮化矽层于一电晶体元之表面,该电晶体元具有一位于底材且经掺杂之源极与汲极区,该电晶体元之源极与汲极区分别位于底材中未经掺杂之通道区域两侧,该电晶体元具有一位于该通道区域上方并与其接触之闸氧化层、一位于该闸氧化层上方并与其接触之第一多晶矽层、以及一位于该第一晶矽层上方并与其接触之矽化金属层,该电晶体元具有一位于前述第一多晶矽层、矽化金属层、以及闸氧化层侧壁上之间隙壁,该第一多晶矽层与该矽化金属层构成该电晶体元之一闸极,一N型轻掺杂汲极于该电晶体元之底材中形成;(2)于该氮化矽层表面上沈积一第一邻矽酸四乙基酯层;(3)于该源极与汲极表面上形成一第一多晶矽介层(via);(4)于前述第一邻矽酸四乙基酯层表面上覆盖一第一光阻层;(5)藉由罩幕化与图样化,将未被该第一光阻层所覆盖之前述第一邻矽酸四乙基酯层藉蚀刻方式去除;(6)于前述第一邻矽酸四乙基酯层表面上沈积一低浓度第二多晶矽层;(7)于前述第一邻矽酸四乙基酯层上覆盖一第二光阻层;(8)藉由罩幕化与图样化,将未被该第二光阻层所覆盖之前述第一邻矽酸四乙基酯层以蚀刻方式去除;(9)于前述第一邻矽酸四乙基酯层表面上沈积一高浓度第二多晶矽层。2.根据申请专利范围第1项所述之一种方法,其中该氮化矽层之厚度介于500至1000A。3.根据申请专利范围第1项所述之一种方法,其中该底材为一由P型矽所构成之P型井区域,该电晶体元的源极与汲极为N型。4.一电阻性负载静态随机记忆元,包含:一位于一底材且经掺杂之汲极;一位于一底材且经掺杂之源极;一位于前述汲极与源极间的通道,该通道二侧被注入一N型低浓度离子以形成一N型轻掺杂汲极区;一位于该通道上方的闸氧化层;一位于该闸氧化层上方之第一多晶矽层;一位于该第一多晶矽层上方之矽化金属层;一位于前述第一多晶矽层、矽化金属层、以及闸氧化层侧壁上之间隙壁(spacer);一位于该氮化矽层表面上之第一邻矽酸四乙基酯层;一位于前述汲极上方之低浓度第二多晶矽层,其做为该记忆元之负载;一位于前述源极与前述汲极上方之高浓度第二多晶矽层,其做为该电阻性负载静态随机记忆元之连结(connector)。5.根据申请专利范围第4项所述之一种静态随机记忆元,其中该底材为一由P型矽所构成之P型井区域,该电晶体元的源极与汲极为N型。6.一种形成电阻性负载静态随机记忆元的制造方法,其包含下列步骤:(1)沈积一第一邻矽酸四乙基酯层于一电晶体元之表面,该电晶体元具有一位于底材且经掺杂之源极与汲极,该电晶体元之源极与汲极分别位于底材中未经掺杂之通道区域两侧,该电晶体元具有一位于该通道区域上方并与其接触之闸氧化层、一位于该闸氧化层上方并与其接触之第一多晶矽层、以及一位于该第一晶矽层上方并与其接触之矽化金属层,该电晶体元具有一位于前述第一多晶矽层、矽化金属层、以及闸氧化层侧壁上之间隙壁,该第一多晶矽层与该矽化金属层构成该电晶体元之一闸极,一N型轻掺杂汲极区于该电晶体元之底材中形成;(2)于该汲极上方形成一第二多晶矽介层;(3)藉由罩幕化,于晶片表面上形成一高浓度第二多晶矽连结;(4)于该晶片表面上沈积一第二邻矽酸四乙基酯层;(5)于该第二邻矽酸四乙基酯层表面上覆盖一光阻层;(6)藉由罩幕化与图样化,将未被该光阻层所覆盖之前述第二邻矽酸四乙基酯层以蚀刻方式去除;(7)于该第二邻矽酸四乙基酯层表面上沈积一低浓度第三多晶矽层。7.根据申请专利范围第6项所述之一种方法,其中该底材为一由P型矽所构成之P型井区域,该电晶体元的源极与汲极为N型。8.一电阻性负载静态随机记忆元,包含:一位于一底材且经掺杂之汲极;一位于一底材且经掺杂之源极;一位于前述汲极与源极间的通道,该通道二侧被注入一N型低浓度离子以形成一N型轻掺杂汲极区;一位于该通道上方的闸氧化层;一位于该闸氧化层上方之第一多晶矽层;一位于该第一多晶矽层上方之矽化金属层;一位于前述第一多晶矽层、矽化金属层、以及闸氧化层侧壁上之间隙壁;一位于晶片表面上第一邻矽酸四乙基酯层;一位于该第一邻矽酸四乙基酯层表面上之高浓度第二多晶矽连结区;一位于晶片表面上之第二邻矽酸四乙基酯层;一位于前述汲极上方第二邻矽酸四乙基酯层表面上之第三多晶矽层,其做为该电阻性负载静态随机记忆之负载。9.根据申请专利范围第8项所述之一种静态随机记忆元,其中该底材为一由P型矽所构成之P型井区域,该电晶体元的源极与汲极为N型。图示简单说明:第一图说明藉传统CMOS制程所形成的一电晶体元之一截面图,其代表一静态随机记忆元制造之起始结构。第二图说明一静态随机记忆元之一截面图,其中一第一层间邻矽酸四乙基酯层沈积于前述第一图所显示之电晶体元表面上。第三图说明藉传统CMOS制程所形成的以多晶矽层为电阻性负载之静态随机记忆元截面图。第四图说明藉本发明之制程所形成的一记忆元之一截面图,其代表形成一绕行之第二多晶矽层做为负载之静态随机记忆元制程之一起始结构。第五图说明于前述第四图表面上沈积一氮化矽层之一截面图。第六图说明于前述第五图表面上沈积一第一邻矽酸四乙基酯层,同时形成一第一多晶矽介层之一截面图。第七图说明于前述第六图表面上沈积一高浓度第二多晶矽层与一绕行的低浓度第二多晶矽层之一截面图。第八图说明藉本发明之制程所形成的一记忆元之一截面图,其中一高浓度第二多晶矽连结区已于晶片表面上形成。本图代表藉一绕行之第三多晶矽层做为负载之静态随机记忆元制程之一起始结构。第九图说明于前述第八图表面上沈积一第二层间邻矽酸四乙基酯层,同时形成一第二多晶矽介层之一截面图。第十图说明经罩幕化后于前述第九图表面上沈积一绕行之低浓度第三多晶矽层,其做为记忆元之一电阻性负载。