对应不同电源电压之半导体积体电路装置

摘要

本发明系关于半导体设计技术，更具体而言，系关于为了适应于不同的动作电压之启动逻辑电路（enablelogical circuit）的系统及方法。在本发明的较佳实施形态中，逻辑电路为了达成可驱动大容量性负荷，系包含：具有较小之由低电流驱动的电晶体组之第１驱动器、具有较大之高速电晶体组之第２驱动器、及连接于这两个驱动器之间的附加性的电晶体。该附加性的电晶体系可选择性地执行：为了要提高逻辑电路的动作速度之「启动(enable)」或者为了要减少逻辑电路的峰值电流之「非启动(disable)」。该附加性的电晶体系根据电压侦测讯号而执行「启动(enable)」。该电压侦测讯号当晶片的动作电压为低电位时具有作用(active)，当晶片的动作电压为高电位时不具作用(inactive)。本发明在技术上具有进步性之处，系在于：当在低动作电压的状态，峰值电流并非最重要的时候，可藉由使用与前述较小的电晶体组并联动作的前述附加性的电晶体，能够提高电路的动作速度之点。

主权项

1.一种半导体记忆体,其特征为:该半导体记忆体具备了:位元线对;及复数条字元线;及各自与前述位元线对的其中一方的位元线以及前述复数条字元线的其中一条相连接的复数个记忆格子;及含有一对PMOS电晶体及一对 NMOS 电晶体之感应放大器,该感应放大器的各对电晶体系分别将源极共同结合在一起,将汲极结合到前述位元线对,而且将闸极交叉结合到该汲极;及用来接受第1外部正电源电压和第2外部正电源电压的其中一个电源电压之第1外部端子;及用来接受外部接地电源电压之第2外部端子;及具有被结合于前述一对PMOS电晶体的共同源极之汲极和被结合于前述第1外部端子之源极之开关用PMOS电晶体;及具有被设在前述开关用PMOS电晶体的闸极和前述第2外部端子之间的源极-汲极通道之第1驱动用电晶体;及具有以并联方式连接于前述第1驱动用电晶体的前述源极-汲极通道之第2驱动用电晶体;而前述第1外部正电源电压系较之第2外部正电源电压更高的电压,当前述第1外部正电源电压被供应到前述第1外部端子时,前述第1和第2驱动用电晶体的其中一个将驱动前述开关用PMOS电晶体,当前述第2外部正电源电压被供应到前述第1外部端子时,前述第1和第2驱动用电晶体将一起驱动前述开关用PMOS电晶体。2.如申请专利范围第1项之半导体记忆体,其中更具有:具有被结合到前述一对NMOS电晶体的前述共同源极的汲极和被结合到前述第2外部端子的源极之开关用 NMOS电晶体;及具有被设在前述开关用NMOS电晶体的闸极和前述第1外部端子之间的源极-汲极通道之第3驱动用电晶体;及具有以并联方式连接于前述第3驱动用电晶体的前述源极-汲极通道之第4驱动用电晶体;当前述第1外部正电源电压被供应到前述第1外部端子时,前述第3和第4驱动用电晶体的其中一个将驱动前述开关用NMOS电晶体,当前述第2外部正电源电压被供应到前述第1外部端子时,前述第3和第4驱动用电晶体将一起驱动前述开关用NMOS电晶体。3.一种半导体积体电路装置,其特征为:该半导体积体电路系含有:内部电路;及在前述端子与前述内部电路之间设有源极-汲极通路之第1MOS电晶体;及具有用以将驱动讯号供应给前述第1MOS电晶体的闸极之源极-汲极通道之第2MOS电晶体;及具有以并联方式连接到前述第2MOS电晶体的源极-汲极通道之源极-汲极通道之第3MOS电晶体;及用以侦出前述电源电压的电位是第1电压电位或者是低于该第1电压电位之第2电压电位之电压侦测电路;当前述电源电压是前述第1电压电位时,前述第2和第3MOS电晶体的其中一方就变成导通(ON)状态,当前述电源电压是前述第2电压电位时,前述第2和第3MOS 电晶体均变成导通(ON)状态。4.如申请专利范围第3项之半导体积体电路装置,其中前述内部电路系包含感应放大电路,而前述第1MOS电晶体系将前述电源电压供应给前述感应放大电路。5.如申请专利范围第4项之半导体积体电路装置,其中前述电源电压系正电源电压,前述第1MOS电晶体系p通道型电晶体。6.如申请专利范围第5项之半导体积体电路装置,其中前述第2和第3MOS 电晶体系在于前述第1MOS电晶体的闸极和接地电压端子之间具有源极-汲极通道之n 通道型电晶体。7.如申请专利范围第6项之半导体积体电路装置,其中前述接地电压端子系外部端子。8.一种半导体积体电路装置,其特征为:该半导体积体电路系含有:用以接受第1电源电压之第1端子;及用以接受第2电源电压之第2端子;及内部电路;及在前述第1端子与前述内部电路之间设有源极-汲极通路之第1MOS 电晶体;及在前述第1MOS 电晶体的闸极与前述第2端子之间具有源极-汲极通道之第2MOS电晶体;及具有以并联方式连接到前述第2MOS电晶体的源极-汲极通道之源极-汲极通道之第3MOS电晶体;及用以侦测出前述第2电源电压的电位是第1电压电位或者是低于该第1电压电位之第2电压电位之电压侦测电路;当前述第2电源电压是前述第1电压电位时,前述第2和第3MOS电晶体的其中一方就变成导通(ON)状态,当前述第2电源电压是前述第2电压电位时,前述第2和第3MOS 电晶体均变成导通 (ON) 状态。9.如申请专利范围第8项之半导体积体电路装置,其中前述内部电路系包含感应放大电路,而前述第1MOS电晶体系将前述第1电源电压供应给前述感应放大电路。10.如申请专利范围第9项之半导体积体电路装置,其中前述第1电源电压系接地电压,前述第1MOS电晶体系n通道型电晶体。11.如申请专利范围第10项之半导体积体电路装置,其中前述第2电源电压系正电源电压,前述第2和第3MOS电晶体系p通道型电晶体。12.如申请专利范围第11项之半导体积体电路装置,其中前述第2端子系外部端子。13.一种半导体积体电路装置,其特征为:该半导体积体电路系含有:用以接受电源电压之端子;及内部电路;及在前述端子与前述内部电路之间设有源极-汲极通路之第1MOS电晶体;及具有用以将驱动讯号供应给前述第1MOS电晶体的闸极之源极-汲极通道之第2MOS电晶体;及具有以并联方式连接到前述第2MOS电晶体的源极-汲极通道之源极-汲极通道之第3MOS电晶体;及可根据表示前述第1电源电压的电位是第1电压电位或者是绝对値较低于该第1电压电位之第2电压电位的讯号,来控制前述第2和第3MOS电晶体之控制电路;当前述电源电压是前述第1电压电位时,前述第2和第3MOS电晶体的其中一方就变成导通(ON)状态,当前述电源电压是前述第2电压电位时,前述第2和第3MOS电晶体均变成导通(ON)状态。14.如申请专利范围第13项之半导体积体电路装置,其前述内部电路系包含感应放大电路,而前述第1MOS 电晶体系中将前述电源电压供应给前述感应放大电路。15.一种半导体积体电路装置,其特征为:该半导体积体电路系含有:用以接受接地电位之第1端子;及用以接受电源电压之第2端子;及内部电路;及在前述第1端子与前述内部电路之间设有源极-汲极通路之第1MOS 电晶体;及在于前述第1MOS 电晶体的闸极与前述第2端子之间具有源极-汲极通道之第2MOS 电晶体;及具有以并联方式连接到前述第2MOS 电晶体的源极-汲极通道之源极-汲极通道之第3MOS 电晶体;及可根据表示前述电源电压的电位是第1电压电位或者是绝对値较低于该第1电压电位之第2电压电位的讯号,来控制前述第2和第3MOS 电晶体之控制电路;当前述电源电压是前述第1电压电位时,前述第2和第3MOS 电晶体的其中一方就变成导通 (ON) 状态,当前述电源电压是前述第2电压电位时,前述第2和第3MOS 电晶体均变成导通 (ON) 状态。16.如申请专利范围第15项之半导体积体电路装置,其中前述内部电路系包含感应放大电路,而前述第1MOS电晶体系将前述接地电位供应给前述感应放大电路。17.一种用以调节逻辑电路的特性之控制电路,系用以调节可用两种电源电位来动作的逻辑电路的特性之控制电路,其特征为:该控制电路具备:电源侦测单元;及以并联方式连接于该逻辑电路的电晶体;当前述逻辑电路系以第1电源电位进行动作时,前述电晶体就调节该逻辑电路的特性。18.如申请专利范围第17项之控制电路,其中前述特性系动作速度。19.如申请专利范围第17项之控制电路,其中前述特性系峰値电流。20.如申请专利范围第17项之控制电路,其中当以第2电源电位进行动作时,前述逻辑电路的特性系被设定成对应于该第2电源电位;当被利用前述电晶体来进行调节时,前述逻辑电路的特性系被设定成对应于前述第1电源电位。21.如申请专利范围第17项之控制电路,其中系由前述电源侦测单元来产生:可禁止或者允许由第2电晶体来调节前述逻辑电路特性之讯号。22.如申请专利范围第20项之控制电路,其中前述的讯号乃系回应于两种电源电位而产生的。23.如申请专利范围第20项之控制电路,其中前述的讯号系被设定为两种电源电位之中的一种。24.一种逻辑电路,系具有第1电晶体和第2电晶体之逻辑电路,其特征为:该第2电晶体系被控制电路选择性地启动 (enable),藉此,当该第2电晶体具有作用 (active) 时,逻辑电路系被切换到较快速度者。25.如申请专利范围第24项之逻辑电路,其中前述第2电晶体系以并联方式连接到前述第1电晶体,藉此,无论该第2电晶体是否处于作用 (active) 状态,前述逻辑电路均执行单一的逻辑功能。26.如申请专利范围第24项之逻辑电路,其中当前述第2电晶体不处于作用状态 (inactive) 时,前述逻辑电路所消耗的峰値电流较小。27.一种控制电路,系用以在逻辑电路中将电晶体选择性地变成具有作用(active) 之控制电路,其特征为:前述逻辑电路系连接到外部电源,无论前述电晶体是否处于作用 (active)状态,执行单一的逻辑功能,前述控制电路系具有用以侦测出「应该将前述电晶体变成作用 (active) 状态之条件」的手段,并且根据该条件的被侦测出来,而使得该电晶体变成作用(active) 状态,藉此,当该电晶体处于作用 (active) 状态时,前述逻辑电路可用更快速度执行单一逻辑功能,当该电晶体不处于作用状态 (inactive) 时,该逻辑电路系以较小的峰値电流来执行该单一逻辑功能。28.如申请专利范围第27项之控制电路,其中前述条件系为外部电源的电压电位。29.如申请专利范围第27项之控制电路,其中前述逻辑电路系包含:动态随机存取记忆体的一部份者。30.一种逻辑电路,系属于连接到外部电源之逻辑电路,其特征为:该逻辑电路具有以并联方式相连接的第1和第2电晶体、及与该第2电晶体以电气方式相连接的控制电路,该控制电路系具有:用以侦测出由前述外部电源所供应的电压电位之电路部分、及用以回应第1电源电压电位的被侦测出来,而令该第2电晶体处于非作用(inactive) 状态之电路部分。31.如申请专利范围第30项之逻辑电路,其中前述第2电晶体系较之第1电晶体更大者。32.如申请专利范围第30项之逻辑电路,其中前述第2电晶体处于作用(active)状态时,前述逻辑电路系以较之该第2电晶体处于非作用(inactive)状态时的动作速度更快的速度进行动作,而且具有更高峰値电流。33.如申请专利范围第30项之逻辑电路,其中被前述逻辑电路所执行的功能系无论前述第2电晶体处于作用(active)状态或处于非作用(inactive)状态均为相同者。34.一种调节逻辑电路的特性之方法,系用来调节具有第1电晶体的逻辑电路的特性之方法,其特征为:该方法系由:将第2电晶体以并联方式连接到前述第1电晶体,侦测出用来表示应该调节前述特性的条件,回应于该条件,而启动(enable)前述第2电晶体等过程所组成的。35.如申请专利范围第34项之方法,其中前述特性系动作速度。36.如申请专利范围第34项之方法,其中前述特性系峰値电流。37.如申请专利范围第34项之方法,其中前述特性系包含:动作速度和峰値电流之两者。38.如申请专利范围第34项之方法,其中前述逻辑电路系从电源接受电力,而且被侦测出来的前述条件系该电源的电压电位之变化。图示简单说明:第一图A系以往的反相器的详细电路图。第一图B系以往的反相器的详细电路图。第二图系第一图的以往的反相器的电压-时间特性图。第三图系第一图的以往的反相器的电流-时间特性图。第四图系本发明的第1实施形态的电路之电路图。第五图系与为了要达成本发明而采用的动作电压有关的 V1 电压讯号的图表。第六图系第四图的电路之时序图。第七图系本发明的第2实施形态的DRAM的简化方块图。第八图系将含有感应放大电路之第七图的DRAM的副阵列简化后的方块图。第九图系使用于第七图的DRAM的本发明的逻辑电路的详细电路图。第十图系使用2.5V的电源时的第九图的逻辑电路的时序图。第十一图系使用3.3V的电源时的第九图的逻辑电路的时序图。第十二图系显示第九图的逻辑电路的电压-时间特性的图表。第十三图系显示第九图的逻辑电路的电流-时间特性的图表。第十四图系可达成要产生第五图的V1电压讯号之目的的电路之第1实施形态。第十五图系可达成要产生第五图的V1电压讯号之目的的电路之第2实施形态。第十六图系为了要产生第五图的V1电压讯号之电压电源侦测电路之第1实施形态。第十七图系为了要产生第五图的V1电压讯号之电压电源侦测电路之第2实施形态。第十八图系显示第十七图的两个延迟电路的电源电压-延迟时间的图表。