| 主权项 |
1.一种半导体装置,包含:一具一表面的半导体基体;一第一井及一第二井,各在该半导体基体之该一表面之多个区域中的一第一区及一第二区形成,该第一及第二井在远离该半导体基体之该一表面的一深度位置各具有第一导电态杂质浓度的一局部最大点,而且该第二井的局部最大点的第一导电态杂质浓度及一深度其中之一比该第一井的要大,而且另一者至少等于该第一井的;在该第一井中形成的一记忆胞;以及在该第二井中形成的供该记忆胞用之一周边电路。2.如申请专利范围第1项之半导体装置,其中该第一井与该第二井部份重叠。3.如申请专利范围第1项之半导体装置,其中该第二井环绕该第一井,而且该第二的内井是位在该第一井的外缘内侧。4.如申请专利范围第1项之半导体装置,其中该等第一及第二井的该局部最大点之深度是相同,而且该第二井的该局部最大点的该第一导电态杂质浓度是比该第一井的该局部最大点的高约30%。5.如申请专利范围第4项之半导体装置,其中该第二井的该局部最大点的该第一导电态杂质浓度比该第一井的该局部最大点的高约两倍或更多。6.如申请专利范围第4项之半导体装置,其中该第二井的该局部最大点的该第一导电态杂质浓度比该第一井的该局部最大点的高约三倍或更多。7.如申请专利范围第1项之半导体装置,其中该半导体基体是为一第一导电态,而且更包含具与该第一导电态相反之第二导电态的一第三井及一第四井,该等第三及第四井包括该等第一及第二井在内。8.如申请专利范围第7项之半导体装置,其中该等第三井及第四井形成一整合井。9.如申请专利范围第8项之半导体装置,其中在该第二井中的该周边电路包括一感测放大器电路。10.如申请专利范围第7项之半导体装置,其中在该第二井中的该周边电路包括一字线驱动电路或一输入/输出电路。11.如申请专利范围第7项之半导体装置,其中该记忆胞及该周边电路各有相同导电态的源/汲极区域,以及在该周边电路的源/汲极区与该第四井间的一穿透电压比该记忆胞的该源/汲极区域及该第三井间的穿透电压要大。12.如申请专利范围第7项之半导体装置,其中该等第一及第二井的局部最大点是在离该半导体基体之该一表面0.5微米-0.7微米的一深度位置。13.一种半导体装置,包含:一具一表面的半导体基体;一第一倒井及一第二倒井,各在该半导体基体之该一表面之多个区域中的一第一区及一第二区形成,该第二倒井的一局部大点的杂质浓度及一深度其中之一比该第一井的要大,而且另一者是等于或大于该第一倒井的;在该第一倒井中形成的一记忆胞;以及在该第二倒井中形成的供该记忆胞用之一周边电路。14.一种半导体装置,包含:呈一第一导电态的一半导体基体;在该半导体基体上形成的一第一井及一第二井,而且是与该第一导电态相反之一第二导电态;各在该等第一及第二井中形成的一第三井及一第四井,而且是呈该一第一导电态;以及各在该等第三及第四井中形成的一第一MOD电晶体及一第二MOS电晶体,而且具有呈该第二导电态的第一源/汲极区域及第二源/汲极区域,其中该第一MOS电晶体构成一记忆胞的一转换电晶体,该第二MOS电晶体构成该记忆胞的一周边电路,该等第三及第四井的第一导电态杂质浓度分布各在远离该半导体基体之一表面的一深度位置有一局部最大点,以及在该等第一源/汲极区域与该第一井间的一穿透电压设定成比该等第二源/汲极区域及该第二井间的一穿透电压要低。15.如申请专利范围第14项之半导体装置,其中该第一井及第二井形成一整合井。16.如申请专利范围第15项之半导体装置,其中该第四井与该第三井部份重叠,而且该三井的剩余区域被分成多个次区域。17.一种制造一半导体装置的方法,包含下列步骤:在一半导体基体之一表面上界定一记忆胞区域及一周边电路区域;藉由多次且在不同加速能量植入第一导电态杂质离子进入该记忆胞区域以形成一第一井,该第一井在一第一深度位置具有一第一局部最大的第一导电态杂质浓度;以及藉由多次且在不同加速能量植入第一导电态杂质离子进入周边电路区域以形成一第二井,该第二井在一第二深度位置具有一第二局部最大的第一导电态杂质浓度;其中该第二深度位置及该第二局部最大的一杂质浓度其中之一比该第一深度位置及该第局部最大点其中之一对应者要大,而且另一者至少等于该第一深度位置及该第一局部最大的该杂质浓度其中之一对应者。18.如申请专利范围第17项之方法,其中:形成该第一井的该步骤包括利用具有一开口在对应于该记忆胞区域的一区域之第一光罩植入离子的步骤;以及形成该第二井的该步骤包括利用具有一开口在对应于该周边电路区域的一区域之第二光罩植入离子的步骤。19.如申请专利范围第18项之方法,其中该第一光罩的该开口及该第二光罩的该开口有一部份重叠区域。20.如申请专利范围第19项之方法,其中该第二光罩的该开口围绕该第一光罩的该开口。21.如申请专利范围第18项之方法,其中该第一光罩在对应于该周边电路区域的一区域处有一开口,而且形成该第一井的该步骤也当作形成该第二井的该步骤。22.如申请专利范围第17项之方法,其中在形成该第一井的该步骤中的多次离子植入的加速能量是与在形成该第二井的该步骤中的多次离子植入的加速能量相同。23.如申请专利范围第17项之方法,更包含在该界定步骤之前藉由把呈与该第一导电态相反的一第二导电态之杂质离子植入覆盖该第一等及第二井的该区域,而形成一第三井的步骤。图示简单说明:第一A-一C图系平面图以及一截面图,显示依据本发明一实施例的DRAM装置的结构。第二A-二E图系截面图,显示依据本发明一实施例形成一三层井结构的程序。第三图系第一图式,显示由第二A-二E图所示的程序形成的三层井结构的杂质浓度分布的范例。第四图系一截面图,显示利用第二A-二E图所示的程序形成的三层井结构,DRAM装置结构的一范例。第五A-五C图系截面图,显示依据本发明另一实施例形成一三层井结构和程序。第六图系截面图,显示依据本发明一实施例一周边电路结构的范例。第七图系一电路图,显示依据本发明一实施例一周边电路结构的范例。第八A-八C图系显示在三层井中形成的电晶体的穿透电压特性的评估结果的图式,以及显示一电晶体穿透的截面图。第九A及九B图系显示在简单P-型及三层井间形成的电晶体的临界値的关系图,以及场电晶体的更新时间及临界値间的关系图。第十A-十E图系截面图,显示一传统三层井形成的方法。 |
