| 主权项 |
1.一种记忆装置,其系包含:具有分割成可选择式收纳资料之多数方块之记忆领域,而以方块单位整批抹除资料之半导体记忆器,以及,具有分别对应上述半导体记忆器之上述多数方块之多数记忆位置,并设有,可将表示未收纳资料之空闲资讯,收纳在对应未收纳资料之上述方块之上述记忆位置之表格记忆器之控制部。2.如申请专利范围第1项之记忆装置,上述控制部含有,藉分别分配给上述半导体记忆器内之上述方块之位址,指定上述表格记忆器之上述记忆位置之构件。3.如申请专利范围第2项之记忆装置,上述控制部备有,以一定之顺序检索收纳在上述表格记忆器内之上述记忆位置之空闲资讯,回应最初检出对应上述半导体记忆器内成为空闲状态之一个上述方块之上述记忆位置,而停止上述空闲资讯之检索之表格检索构件,以及,供给指定由上述表格检索构件检索之上述空闲状态之方块之位址资讯之指标构件。4.如申请专利范围第3项之记忆装置,上述控制部备有,在由上述指标构件送来之上述位址资讯指定之上述空闲状态之方块重新写入资料时,变更收纳在对应该方块之上述表格记忆器内内之上述记忆位置之空闲资讯之第1表格更新构件。5.如申请专利范围第3项之记忆装置,上述控制部备有,上述半导体记忆器内之上述方块之任一方之资料被整批抹除时,变更收纳在对应抹除方块之上述表格记忆器内之上述记忆位置之空闲资讯之第2表格更新构件。6.一种记忆装置,系由,具有分割成可选择式个别收纳之多数方块之记忆领域,而以方块单位整批抹除之多数记忆器,以及,由上述半导体记忆器共用之一个位址计数器,控制逻辑电路,分别对应上述半导体记忆器之并联方式之SRAM之多数领域,多数空资讯暂存器,至少一个编码器,以及,多数之指标暂存器,所构成之空方块表格管理部,所构成,在上述SRAM之各个领域形成登录上述半导体记忆器之各个空方块之空方块表,因接受上述位址计数器之写入位址资讯,上述控制逻辑电路之写入控制信号,及上述资料暂存器之空闲资讯,而将上述空闲资讯写入上述表格。7.如申请专利范围第6项之记忆装置,上述SRAM之各个领域因接受从上述位址计数器送出之读出位址资讯,及上述控制逻辑电路送出之读出控制信号,而由上述SRAM从上述表格读出空闲资讯,上述编码器将从上述SRAM之领域同时读出之空闲资讯变换成2进位址码,而上述指标暂存器则将上述位址计数器之位址资讯与上述编码器之2进位址码加以合成,而形成位址资讯。8.如申请专利范围第7项之记忆装置,上述控制逻辑电路将保持在上述指标暂存器之指标之上位位址资料馈入上述位址计数器,以此位址资料从上述空方块表读出一字分之空闲资讯,而将收纳在由此读出之一字分之空闲资讯之下位位址资料所指示之一字内之记忆位置之空闲资讯更新为非空闲资讯。9.一种记忆装置控制方法,系在表格记忆器配设具有分割成多数方块之记忆领域,分别对应以方块单位整批抹除资料之半导体记忆器之上述多数方块之多数记忆位置,将表示未收纳资料之空闲资讯收纳在,对应未收纳资料之上述方块之上述表格记忆器之上述记忆位置,而在写入资料时,藉检索上述表格之空闲资讯,以检出空方块。10.如申请专利范围第9项之记忆装置控制方法,系藉分配给上述半导体记忆器内之上述方块之各位址,指定上述表格记忆器之上述记忆位址。11.如申请专利范围第9项之记忆装置控制方法,上述空闲资讯之检索,系以一定顺序检索收纳在上述表格记忆器内之上述记忆位置之空闲资讯,回应最初检出对应上述半导体记忆器内成为空闲状态之一个上述方块之上述记忆位置,而停止上述空闲资讯之检索,产生指示被检索之上述空闲状态之方块之位址资讯。12.如申请专利范围第11项之记忆装置控制方法,在由上述位址资讯指定之上述空闲状态之方块重新写入资料时,将收纳在对应该方块之上述表格记忆器内之上述记忆位置之空闲资讯加以变更。13.如申请专利范围第11项之记忆装置控制方法,上述半导体记忆器内之上述方块之任一方之资料被整批抹除时,将收纳在对应抹除方块之上述表格记忆器内之上述记忆位置之空闲资讯加以变更。图示简单说明:第一图系本发明一实施例之快闪磁碟系统之方块图;第二图系表示第一图之实施例之控制器内部之机能架构之方块图;第三图系表示快闪记忆器内之记忆领域之格式之图;第四图系表示上述实施例之快闪记忆器之内部架构之图;第五图系表示上述实施例之空方块表管理部之架构之方块图;第六图系上述实施例之空方块表之记忆器内配置图;第七图系上述实施例之空方块表之展开图;第八A图及第八B图系表示在上述实施例同时存取两晶片之处理流程之流程图;第九图系表示在上述实施例进行位址变换及表格检索部分之架构之方块图;第十图系说明在上述实施例为了改写资料之资料移动操作及资料写入操作之图;第十一图系说明在上述实施例对从主电脑之新写入之存取,快闪磁碟系统内之各部分之一连串动作之流程图;第十二图系表示在上述实施例,控制器向某快闪记忆器写入资料时之动作之定时图;第十三图系用以说明在上述实施例对从主电脑之改写之存取,快闪磁碟系统内之各部分之一连串动作之流程图;第十四图系表示在上述实施例,控制器向某快闪记忆器读出资料时之动作之定时图。 |
