| 主权项 |
1.一种电路,包含:一解码器电路,对于具有一第一电压范围之一第一输入信号产生反应,用于产生一第一输出信号;及一输出电路,对该第一输出信号反应,产生一具有第二输出电压范围之第二输出信号,该第二电压范围包含一少于该第一电压范围之最小电压之电压及大于该第一电压范围之最大电压之电压。2.如申请专利范围第1项之电路,其中该第一输出信号具有一大于第一电压范围之电压范围。3.如申请专利范围第1项之电路,其中尚包含一记忆体胞元,对第二输出信号产生反应,用于储存资料。4.如申请专利范围第3项之电路,其中该输出电路尚包含一复数驱动电路,每一驱动电路具有一第一输入端;用于接收第一输入信号且具有一第二输入端,至少一个该驱动电路中之第二输入端接收一用于产生第二输出信号之第二输入信号。5.如申请专利范围第4项之电路,其中该解码器电路尚包含一复数解码电晶体,每一解码电晶体具有一控制端,在至少一个该解码电晶体之该控制端接数该用于选择性地产生该第一输出信号之第一输入信号。6.如申请专利范围第5项之电路,其中该第一输入信号包含一复数位址信号,每一解码电晶体之控制端接收该位址信号其中之一。7.如申请专利范围第4项之电路,其中该第二输入信号包含一复数位址信号,每一驱动电路之该第二输入端接收该位址信号其中之一。8.如申请专利范围第7项之电路,其中该第二输入信号具有一大于该第一电压范围之电压范围。9.一种降低在一记忆体胞元中电荷损失之方法,包含:形成具有在具有一第二传导型式之一半导体区域中之一第一传导系数型式之第一略微掺杂区域;形成具有至少部分在该第一略微掺杂区域中之第二传导型式之第二略微掺杂区域;形成一至少部分在第二略微掺杂区域中之第一电晶体,该第一电晶体包含电流路径及一闸极,该闸极在邻接于该第二略微掺杂区域处,且与该第二略微掺杂区绝缘;形成一具有第二传导型式之第三略微掺杂区域,该第三略微掺杂区域被从第二略微掺杂区域隔开;及形成一至少部分在该第三略微掺杂区域中之第二电晶体,该第二电晶体包含一电流路径及一闸极,该闸极在邻接于该第三略微掺杂区域处,且与该第二略微掺杂区绝缘。10.如申请专利范围第9项之方法,其中尚包含耦合该第一电晶体之闸极至该第二电晶体之该电流路径以控制该第一电晶体之传导性之步骤,该第一电晶体之该电流路径被耦合至一储存电容。11.如申请专利范围第10项之方法,其中该第三略微掺杂区域在至少部分该第一略微掺杂区域内被形成。12.如申请专利范围第11项之方法,其中尚包含形成一具有该第二传导型式之第四略微掺杂区域之步骤,用于耦合该第二及第三略微掺杂区域,该第四略微掺杂区域被从一在该第一及第二电晶体间之区域隔开。13.如申请专利范围第10项之方法,其中尚包形成具有该第一传导系数型式之第四略微掺杂区域之步骤,该第四略微掺杂区域被从该第一略微掺杂区域隔开,其中该第三略微掺杂区域系至少部分在第四略微掺杂区域中形成。14.如申请专利范围第13项之方法,其中尚包含形成一用于耦合该第二略微掺杂区域至该第三略微掺杂区域之传导性路径之步骤。15.如申请专利范围第14项之方法,其中形成一传导性路径之步骤尚包含形成一欧姆接点至每一第二及第三略微掺杂区域及形成一在用于耦合该第二略微掺杂区域至该第三略微掺杂区域之该欧姆接点间之导体之步骤。16.如申请专利范围第14项之方法,其中该形成一传导性路径之步骤尚包含形成一欧姆接点至每一该第二及第三略微掺杂区域及形成一电晶体之步骤,该电晶体具有一在用于耦合该第二略微掺杂区域至该第三略微掺杂区域之欧姆接点间耦合之电流路径。17.如申请专利范围第9项之方法,其中尚包含耦合该第二电晶体之闸极至用于控制该第二电晶体之传导性之该第一电晶体之该电流路径之步骤,该第二电晶体之该电流路径被耦合至一储存电容。18.如申请专利范围第17项之方法,其中该第三略微掺杂区域至少部分在该第一略微掺杂区域中被形成。19.如申请专利范围第18项之方法,其中尚包含形成一具有该第二传导系数形式用于耦合该第二及第三略微掺杂区域之第四略微掺杂区域之步骤,该第四略微掺杂区域被从一在该第一及第二电晶体间之区域隔开。20.如申请专利范围第17项之方法,其中尚包含形成一具有该第一传导系数型式之第四略微掺杂区域之步骤,该第四略微掺杂区域被从该第一略微掺杂区域隔开,其中该第三略微掺杂区域系至少部分在该第四略微掺杂区域中形成。21.如申请专利范围第20项之方法,其中尚包含形成用于耦合该第二略微掺杂区域至该第三略微掺杂区域之一传导性路径之步骤。22.如申请专利范围第21项之方法,其中该形成一传导性路径步骤尚包含形成一欧姆接点至每一该第二及第三略微掺杂区域及形成一在用于耦合该第二略微掺杂区域至该第三略微掺杂区域之欧姆接点间之导体之步骤。23.如申请专利范围第21项之方法,其中该形成一传导性路径之步骤尚包含形成一欧姆接点至每一该第二及第三略微掺杂区域及形成一电晶体之步骤,该电晶体具有一在用于耦合该第二略微掺杂区域至该第三略微掺杂区域之欧姆接点间耦合之电流路径。24.一种改良在记忆体胞元中资料保持之方法,包含:施加一信号至一电晶体之电流路径,该信号具有一代表至少两个资料状态之电压范围;施加一第二电压至一该电晶体之控制端以致能该电晶体及耦合该信号至一储存电容,该第二电压系在该电压范围之外;及施加一第三电压至该电晶体之该控制端以禁能该电晶体及储存大体上所有来自在该储存电容上之该信号之电荷,该第三电压在该电压范围之外。25.如申请专利范围第24项之方法,其中该第二电压系比该电压范围内最正电压更加正且该第三电压系比该电压范围内最负电压更加负。26.如申请专利范围第25项之方法,其中该第二电压系比该电压范围内最负电压更加负且该第三电压系比该电压范围内最正电压更加正。图式简单说明:图1系一可能采用本发明之列解码器之记忆体装置之方块图;图2A系本发明之列解码器及输出电路之一实施例之图解图;图2B系用于图2A之实施例之一时序图;图3系一可与图2A之输出电路一起使用之列因子产生器之图解图;图4系另一列因子产生器之逻辑图;图5A系一可与图4之列因子产生器一起使用之一输出电路之一实施例之一图解图;图5B系一用于图5A之实施例之时序图;图6系一输出电路及一记忆体胞元之一部分之一实施例之剖面图;图7系习知技术之列解码器及输出电路之图解图;及图8系习知技术之列解码器及输出电路之另一实施例之图解图。 |
