| 主权项 |
1.一种半导体装置测试装置,系对被测试半导体装置施加规定之图型之一连之测试资料信号,系对从上述被测试半导体装置所读出之读出资料信号,于逻辑比较电路,与期待値信号作逻辑比较,当比较结果不一致时,将该表示不一致之失败信号输出,存储于不良解析记忆体而构成者;其特征为:具备有:复数之选通脉冲产生器,系分别发生相同之频率之原选通脉冲信号;及与上数选通脉冲产生器之数目相同之复数之逻辑比较电路,系将各取出1个的原选通脉冲信号所取入之被测试半导体装置之读出资料信号,与期待値资料信号作逻辑比较,当为不一致时,产生失败信号;及选通脉冲控制电路,系设于上述复数之选通脉冲产生器与上述复数之逻辑比较电路之间,而对上述复数之选通脉冲产生器所分别产生之原选通脉冲信号,给予规定之延迟量,而将上述被测试半导体装置之读出资料信号取入对应之逻辑比较电路之时序予以控制者;及模式选择电路,系至少产生第1模式信号及第2模式信号者,而第1模式信号系于构成1测试循环之复数测试周期之中,藉由具有将原选通脉冲信号之频率倍增为选通脉冲产生器之数之频率之新选通脉冲信号,而可以将上述被测试半导体装置之读出信号取入对应之逻辑比较电路之第1测试模式予以选择者,而第2模式信号系藉由具有与原选通脉冲信号之频率相同之频率,但是相位彼此相反之复数新的选通脉冲信号,可以将上述被测试半导体装置之读出资料信号,取入以复数之时序所对应之逻辑比较电路之第2测试模式予以选择者。2.如申请专利范围第1项之半导体装置之测试装置,其中上述模式选择电路,系将上述模式信号之中所选择之的1个,供给上述选通脉冲控制电路,配合该被供给之模式信号,上述选通脉冲控制电路,将供给原选通脉冲信号之延迟量予以变化。3.如申请专利范围第1项之半导体装置之测试装置,其中上述模式选择电路系将上述模式信号之中所选择之的1个,分别供给上述选通脉冲控制电路及上述复数之选通脉冲产生器,配合该被供给之模式信号,上述选通脉冲控制电路,将供给原选通脉冲信号之延迟量予以变化,又,上述复数选通脉冲产生器系将原选通脉冲信号之相位予以变化然后输出者。4.如申请专利范围第1项之半导体装置之测试装置,其中上述选通脉冲控制电路系由:具有对于上述复数选通脉冲产生器所输出之原选通脉冲信号,分别供给规定量之延迟量之复数延迟手段之延迟电路;及将设定于上述复数延迟手段之延迟量所对应之延迟资料,事先予以存储之延迟资料产生器;及具有将该延迟资料产生器之延迟资料,选择性地给予上述复数之延迟手段之复数之闸手段之闸电路所构成者;上述延迟资料产生器,系配合上述模式选择电路所给之模式信号,输出对应之延迟资料;上述闸电路系配合上述模式选择电路所供给之模式信号,使规定之闸手段可作动。5.如申请专利范围第1项之半导体装置之测试装置,其中上述复数之选通脉冲产生器及上述复数之逻辑比较电路之数为4以上;上述模式选择电路,系于构成1循环之多数测试之周期中,至少产生第1模式信号、第2模式信号及第3模式信号,第1模式信号系藉由具有原选通脉冲信号之频率之4倍以上之频率之新选通脉冲信号,可将上述被测试半导体装置之读出资料之信号,取入对应之逻辑比较电路之第1测试模式予以选择者,第2模式信号系藉由具有原选通脉冲信号之频率之2倍以上之频率之新选通脉冲信号,可以将上述被测试半导体装置之读出资料信号,取入对应之逻辑比较电路之第2测试模式予以选择者,第3测试模式系藉由具有与原选通脉冲信号之频率相同之频率,但是相位彼此不同之4个以上之新选通脉冲信号,可以将被测试半导体装置之读出资料信号,以4个以上之时序取入对应之逻辑比较电路之第3测试模式予以选择者。6.如申请专利范围第5项之半导体装置之测试装置,其中上述复数之选通脉冲产生器及上述复数之逻辑比较电路之数目为4个以上之偶数,这些选通脉冲产生器系,当上述模式选择电路供给上述第1模式信号时,构成1测试循环之多数测试周期中,各原选通脉冲信号只依序错开T/(4+n)(T为1测试周期,n为包含0之偶数)然后输出;当上述模式选择电路供给上述第2模式信号时,于构成1测试循环之多数测试周期中,首先一半之原选通脉冲信号以相同之相位,其次剩下之一半之原选通脉冲信号,以比最初之一半之原选通脉冲信号之相位大之相同相位,且这些之相位差最大为T/2时间以内之方式输出;当上述模式选择电路供给上述第3模式信号时,构成1测试循环之多数测试周期中,将这些原选通脉冲信号以相同之相位输出。7.如申请专利范围第1项之半导体装置之测试装置、其中,更包含复数之不良解析记忆体,及将从上述复数之逻辑比较电路分别出之失败信号,选择性的供给这些不良解析记忆体之失败选择电路。8.如申请专利范围第7项之半导体装置之测试装置,其中上述失败选择电路,系配合上述模式选择电路所供给之模式信号,选择存储上述复数之逻辑比较电路所供给之失败信号之不良解析记忆体。图式简单说明:第一图系本发明之IC记忆体测试装置之一实施例之逻辑比较部之电路构成之方块图。第二图系表示第一图之IC记忆体测试装置所使用之失败选择电路之一具体例之电路图。第三图系第一图之IC记忆体测试装置中,选择模式1时,分别表示选通脉冲产生器所输出之选通脉冲及输入失败选择电路之选通脉冲之时序图。第四图系说明在第一图之IC记忆体测试装置中,选择模式1时,逻辑比较电路所输出之失败信号(F1-F4)之内容之图。第五图系于第一图之IC记忆体测试装置中,分别表示选择模式2时,选通脉冲产生器所输出之选通脉冲及输入失败选择电路之选通脉冲之时序图。第六图系说明于第一图之IC记忆体测试装置中,选择模式2时,逻辑比较电路所输出之失败信号(F1-F4)之内容之图。第七图系分别表示于第一图之IC记忆体测试装置中,选择模式3时,选通脉冲产生器所输出之选通脉冲及输入失败选择电路之选通脉冲之时序图。第八图系说明于第一图之IC记忆体测试装置中,选择模式3时,从逻辑比较电路所输出之失败信号(F1-F4)之内容之图。第九图系表示第一图之IC记忆体测试装置所使用之选通脉冲产生器所输出之原选通脉冲信号SA′,SB′,SC′,SD′之相关系之图。第十图系说明第一图之IC记忆体测试装置所使用之延迟资料产生器所输出之时序资料S1D,S2D,S3D,S4D之延迟量之图。第十一图系表示习知之IC记忆体测试装置之逻辑比较部之电路构成方块图。第十二图系表示第十一图之IC记忆体测试装置所使用之选通脉冲产生器所输出之选通脉冲之时序图。 |
