| 主权项 |
1.一种动态记忆能装置,包含:一记忆格阵列,包含以行及列排列之记忆格;对一列位址选通反应之列位址装置以及对一行位址选通反应之行位址装置,用于定址该等在记忆体阵列中预定之记忆格;对一输出致能信号反应之资料输出装置,用于传输所选取之记忆格中之资料;对一写入致能信号反应之资料输入装置,用于传输资料至所选取之记忆格;以及对所发生之更新信号反应之侦测装置,该侦测装置用于在输出致能信号为一第一电压准位时以一第一模式以及在输出致能信号为一第二电压准位时以一第二模式操作资料验出装置。2.依据申请专利范围第1项所述之装置,其中第二模式系一延长资料输出模式,多个资料段可被同时传输。3.依据申请专利范围第1项所述之装置,其中当写入致能为高电压准位,行位址选通为低电压准位,以及列位址选通先为高准位,然后在行位址选通为低电压准位时转变为低电压准位后会启动更新信号。4.依据申请专利范围第1项所述之装置,其中该等记忆格在第一脉冲被触发后会被更新。5.依据申请专利范围第1项所述之装置,其中该装置被设定为一快速页模式装置并在第二模式有一延长资料输出。6.依据申请专利范围第1项所述之装置,其中该装置被设定为一种对位元写入(WPB)装置并在第二模式有一延长资料输出。7.依据申请专利范围第1项所述之装置,其中该装置被设定为一静态行装置并在第二模式有一延长资料输出。8.一可被设定具有一延长资料输出之快速页模式动态随机存取记忆体装置,包含:一记忆体阵列,包含以行及列排列之记忆格;对一列位址选通反应之列位址装置以及对一行位址选通反应之行位址装置,用于定址预定之记忆格以及定址在一列内之预定行记忆格;对一更新信号反应之更新装置,其中写入致能信号,行位址选通及列位址选通各自有一预定之电压准位及彼此相关之时序,用于在一更新周期更新储存于记忆体阵列之记忆格中之资料;与行位址装置及列位址装置结合使用并对一输出致能信号反应之资料输出装置,用于将记忆格中之资料传送至一资料输出接脚;与行位址装置及列位址装置结合使用并对一写入致能信号反应之资料输入装置,用于将来自一资料输入接脚之资料传送至记忆格;以及对所发生之更新周期反应之侦测装置,该侦测装置在出致能信号为一第一电压准位时会传送一第一脉冲至资料输出装置以启动资料输出以及在输出致能信号为一第二电压准位时会传送一第二脉冲至资料输出装置以启动资料区段之输出。9.依据申请专利范围第8项所述之装置,其中当写入致能为高电压准位,行位址选通为低电压准位,以及列位址选通先为高准位,然后在行位址选通为低电压准位时变为低电压准位后会启动更新信号。10.依据申请专利范围第8项所述之装置,其中当第一脉冲被触发时,记忆格会被更新。11.依据申请专利范围第8项所述之装置,其中更新装置持续地更新记忆格。12.一种用于设定自记忆体阵列传送出之输出信号之方法,供用在一具有一以列及行排列之记忆体阵列之动态随机存取记忆体装置中,在一读取周期期间可经由位址接脚及一资料输入接脚定址,以便在一输出周期在一输出接脚产生验出信号,该方法包含:在对记忆体阵列做一更新周期期间,侦测一输出致能信号之电压准位;当一输出致能信号在第一电压准位时产生一第一脉冲至输出接脚以致能资料输由之一第一模式;以及当输出致能信号在一第二电压准位时产生一第二脉冲至输出接脚以致能资料输出之一第二模式。13.依据申请专利范围第12项所述之方法,其中资料输出之第二模式是一延长资料输出,输出资料区段。14.依据申请专利范围第12项所述之方法,其中当写入致能为高电压准位,行位址选通为低电压准位,以及列位址选通先为高电压准位,然后在行位址选通为低电压准位时转变为低电压准位后即产生更新周期。15.依据申请专利范围第12项所述之方法,其中第一电压是输出致能高准位而第二电压是输出致能低准位。16.依据申请专利范围第12项所述之方法,其中第一模式之资料输出在一快速页模式位址之后。17.依据申请专利范围第12项所述之方法,其中第一模式之资料输出在一对位元写入位址之后。18.依据申请专利范围第12项所述之方法,其中第一模式之资料输出在一静态行位址之后。图式简单说明:第一图系一可使用依据本发明特性之一实施例之快速页模式DRAM之电路方块图;第二图系一熟知技艺快速页模式DRAM中有关CBR侦测电路部份之电路方块图;第二图A系一以电压为时间函数表示之时序图,显示第二图之装置在一CBR更新周期期间所发生之事件;第三图系一依据本发明建构之快速页模式DRAM中有关一用于依OE状态产生一EDO脉冲式或一快速页脉冲之CBR侦测电路部份之电路方块图;第三图A系一以电压为时间函数表示之时序图,显示第三图之装置在一CBR更新周期期间,OE为高准位时所发生之事件;第三图B系一以电压为时间函数表示之时序图,显示第三图之装置在一CBR更新周期期间,OE为低准位时所发生之事件。 |
