| 主权项 |
1.一种半导体积体电路装置的制造方法,系属于具有电容元件之半导体积体电路装置之制造方法,该电容元件系由:下部电极;及包含形成于上述下部电极上之主成分为氧化钽的高介电质膜之单一或复数个膜所形成之电容绝缘膜;及包含形成于上述容量绝缘膜上之藉由CVD法而产生之氮化钛膜之单一或复数个膜所形成之上部电极而构成者,其特征系包含:(a)形成上述电容绝缘膜之后,在不含还原性气体之非还原性气氛下进行热处理之工程。2.如申请专利范围第1项所述之半导体积体电路装置的制造方法,其中上述电容元件系属于一种配置在构成DRAM的记忆单元之记忆单元选择用MISFET的上部之电容元件。3.如申请专利范围第1项所述之半导体积体电路装置的制造方法,其中还包含至少将上述电容元件的下部电极的一部分制成鳍形或圆筒形的图案之工程。4.一种半导体积体电路装置的制造方法,其特征系包含有以下之工程:(a)将构成电容元件的下部电极之第1导电膜形成于半导体基板的主面上之工程;(b)将包含主成分为氧化钽的高介电质膜之单一或复数个膜所构成的电容绝缘膜形成于上述第1导电膜上之工程;(c)形成上述电容绝缘膜之后,在不含还原性气体之非还原性环境下进行热处理之工程;(d)将包含构成电容元件的上部电极的氮化钛膜之单一或复数个膜所构成之第2导电膜形成于上述电容绝缘膜上之工程。5.如申请专利范围第4项所述之半导体积体电路装置的制造方法,其中上述电容绝缘膜的形状系藉由溅射,以无法获得被覆性之程度下,形成一复杂或高宽高比的形状。6.如申请专利范围第5项所述之半导体积体电路装置的制造方法,其中还包含至少将上述电容元件的下部电极的一部分制成鳍形或圆筒形的图案之工程。7.如申请专利范围第4项所述之半导体积体电路装置的制造方法,其中上述电容元件系属于一种配置于构成DRAM的记忆单元之记忆单元选择用MISFET的上部之电容元件。8.如申请专利范围第7项所述之半导体积体电路装置的制造方法,其中还包含至少将上述电容元件的下部电极的一部分制成鳍形或圆筒形的图案之工程。9.一种半导体积体电路装置的制造方法,其特征系包含有以下之工程:(a)将MISFET形成于半导体基板的主面上之工程;及(b)将由单一或复数个膜所构成的第1导电膜形成于上述MISFET的上部之工程;及(c)将上述第1导电膜制成图案,藉此来形成电容元件的下部电极之工程;及(d)将包含主成分为氧化钽的高介电质膜之单一或复数个膜所构成的电容绝缘膜形成于上述下部电极上之工程;(e)形成上述电容绝缘膜之后,在不含还原性气体之条件下进行热处理之工程;(f)将由包含氮化钛膜之单一或复数个膜所构成的第2导电膜形成于上述电容绝缘膜上之工程,该第2导电膜系于包含含有钛金属的来源气体与含有氮气的还原性气体的条件下,藉由CVD法来予以形成者;及(g)将上述第2导电膜与电容绝缘膜制成图案,藉此来形成上述电容元件的上部电极之工程。10.如申请专利范围第9项所述之半导体积体电路装置的制造方法,其中上述电容元件系属于一种配置于构成DRAM的记忆单元之记忆单元选择用MISFET的上部之电容元件。11.如申请专利范围第10项所述之半导体积体电路装置的制造方法,其中上述电容绝缘膜的形状系藉由溅射,以无法获得被覆性之程度下,形成一复杂或高宽高比的形状。12.如申请专利范围第11项所述之半导体积体电路装置的制造方法,其中还包含至少将上述电容元件的下部电极的一部分制成鳍形或圆筒形的图案之工程。13.如申请专利范围第12项所述之半导体积体电路装置的制造方法,其中上述含有钛金属的来源气体系包含四氯化钛,四(二甲基胺基)钛,或四(二乙基胺基)钛,或这些的混合气体。14.如申请专利范围第13项所述之半导体积体电路装置的制造方法,其中上述含有氮气的还原性气体系包含氨,或一甲基胼,或这些的混合气体。15.一种半导体积体电路装置的制造方法,其特征系包含有以下之工程;(a)将MISFET直接或间接形成于半导体基板的主面上之工程;及(b)将由单一或复数个膜所构成之第1导电膜形成于上述MISFET的上部之工程;及(c)将上述第1导电膜制成图案,藉此来形成电容元件的下部电极之工程;及(d)将电容绝缘膜直接或间接形成于上述下部电极上之工程,该电容绝缘膜系由主要成分为氧化钽之单一或复数个膜所形成者;(e)形成上述电容绝缘膜之后,在不含还原性气体之条件下进行热处理之工程;及(f)将构成上述电容元件的上部电极之第2导电膜形成于上述电容绝缘膜上之工程,该第2导电膜系于包含含有钛金属的来源气体与含有氮气的还原性气体之条件下,藉由CVD法来予以形成包含氮化钛膜之单一或复数个膜所构成者。16.如申请专利范围第15项所述之半导体积体电路装置的制造方法,其中上述电容绝缘膜的形状系藉由溅射,以无法获得被覆性之程度下,形成一复杂或高宽高比的形状。17.一种半导体积体积体电路装置的制造方法,其特征系包含有以下之工程;(a)将MISFET直接或间接形成于半导体基板的主面上之工程;及(b)将由单一或复数个膜所构成之第1导电膜形成于上述MISFET的上部之工程;及(c)将上述第1导电膜制成图案,藉此来形成电容元件的下部电极之工程;及(d)将电容绝缘膜直接或间接形成于上述下部电极上之工程,该电容绝缘膜系由主要成分为氧化钽之单一或复数个膜所形成者;及(e)将构成上述电容元件的上部电极之第2导电膜直接或间接形成于上述容量绝缘膜上之工程,该第2导电膜系于包含四氯化钛,四(二甲基胺基)钛,或四(二乙基胺基)钛,或这些的混合气体之含有钛金属的来源气体与含有氮气的还原性气体之条件下,以不使上述容量绝缘膜劣化的程度之低温CVD法来予以形成包含氮化钛膜之单一或复数个膜所构成者。18.如申请专利范围第17项所述之半导体积体电路装置的制造方法,其中上述电容绝缘膜的形状系藉由溅射,以无法获得被覆性之程度下,形成一复杂或高宽高比的形状。19.一种半导体积体电路动态随机存取记忆体的制造方法,其特征系包含有以下之工程;(a)将MISFET直接或间接形成于半导体基板的主面上之工程;及(b)将由单一或复数个膜所构成之第1导电膜形成于上述MISFET的上部之工程;及(c)将上述第1导电膜制成图案,藉此来形成电容元件的下部电极之工程;及(d)将电容绝缘膜直接或间接形成于上述下部电极上之工程,该电容绝缘膜系由主要成分为氧化钽之单一或复数个膜所形成者;及(e)在上述电容绝缘膜上,以不包含还原性气体之条件下进行热处理之工程;及(f)将构成上述电容元件的上部电极之第2导电膜形成于上述电容绝缘膜上之工程,该第2导电膜系于包含含有钛金属的来源气体与含有氮气的还原性气体之条件下,藉由CVD法来予以形成包含氮化钛膜之单一或复数个膜所构成者。20.如申请专利范围第19项所述之半导体积体电路动态随机存取记忆体的制造方法,其中上述电容绝缘膜的形状系藉由溅射,以无法获得被覆性之程度下,形成一复杂或高宽高比的形状。图式简单说明:第一图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第二图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第三图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第四图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第五图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第六图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第七图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第八图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第九图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第十图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第十一图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第十二图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第十三图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第十四图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第十五图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第十六图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第十七图系表示本发明之实施形态的DRAM的制造方法之半导体基板的要部断面图。第十八图系表示使用于制造本发明之一实施形态的DRAM之CVD装置的要部构成图。第十九图系表示本发明之其它实施形态的DRAM的方块图。第二十图系表示本发明之其它实施形态的DRAM的存储器阵列和读出放大器的电路图。第二十一图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第二十二图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第二十三图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第二十四图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第二十五图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第二十六图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第二十七图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第二十八图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第二十九图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第三十图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第三十一图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第三十二图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第三十三图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第三十四图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第三十五图系表示上部电极用TiN膜之成膜步骤图。第三十六图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第三十七图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第三十八图系表示含钛之来源气体与含有氮气之还元性气体之间的反应式。第三十九图系表示上部电极用TiN膜之成膜步骤图。第四十图系表示上部电极用TiN膜之成膜步骤图。第四十一图系表示系保护膜和TiN膜的成膜温度,与氧化钽膜的电界强度之间的关系图。第四十二图系表示系保护膜和TiN膜的成膜温度,与氧化钽膜的电界强度之间的关系图。第四十三图系表示系保护膜和TiN膜的成膜温度,与放进膜中的氯浓度之关系图。第四十四图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第四十五图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第四十六图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。第四十七图系表示本发明之其它实施形态的DRAM的制造方法之半导体基板的要部断面图。 |
