| 主权项 |
1.一种记忆体单元配置之制造方法,其特征为:-在半导体基体(1)之主面(4)上形成单元阵列,其具有配置在各行及各列中之记忆体单元,其中储存第一逻辑値之第一记忆体单元具有一种垂直于主面(4)之MOS-电晶体。储存第二逻辑値之第二记忆体单元不具备MOS-电晶体,-半导体基体(1)至少在单元阵列之区域中须以第一导电型式之物质来掺杂,-产生一些基本上在各行(column)之方向中平行延伸之条形沟渠(5),-在沟渠(5)之底部上以及相邻沟渠(5)之间的主面(4)上分别形成条形之掺杂区(7),这些掺杂区(7)是以和第一导电型式相反之第二导电型物质来掺杂,-以第一绝缘材料构成之沟渠填充物(9)填入沟渠(5)中,-记忆体单元分别形成在沟渠(5)之相对的边缘上,-为了形成垂直式MOS-电晶体,须开启一些孔洞(100,180),这些孔洞分别邻接于这些沟渠(5)之一的一个边缘上且到达在沟渠(5)底部上延伸之掺杂区(7),这些孔洞之表面设有闸极介电质(11,19)以及设有与字线(12',20')相连接之闸极电极(12",20"),-首先形成沿着第一列配置之记忆体单元,第一列和第二列是以交替方式配置着,此种配置方式之第一列和第二列可形成单元阵列之各列,-为了形成此种配置在第一列中之垂直式MOS-电晶体的第一闸极电极(12")以及第一字线(12'),则须产生平行于第一列而延伸之第一电极层(12)且对其进行结构化,-形成绝缘结构(17,13)其覆盖第一字线(12')和第一电极(12")之表面,-随后形成记忆体单元,其沿着第二列而配置,-为了形成此种配置在第二列中之MOS-电晶体的第二闸极电极(20")以及形成配置在相邻之第一字线(12')之间的第二字线(20'),则须产生第二电极层(20)且对其进行结构化。2.如申请专利范围第1项之方法,其中为了形成绝缘结构(13,17),须在第一电极层(12)上沈积一层绝缘层(13),且将第一电极层(12)与绝缘层(13)共同进行结构化,以及在第一字线(12')之边缘上形成绝缘之间隔物(17)。3.如申请专利范围第1或第2项之方法,其中-为了形成沿着第一列而配置之垂直式MOS-电晶体,须形成孔洞(100),其宽度较稍后即将被结构化之第一字线(12')和第一闸极电极(12")之宽度还大,使得在垂直式MOS-电晶体之区域中形成第一字线(12')和第一闸极电极(12")之后于第一闸极电极(12")之侧面产生间隙(15)。-在形成此种沿着第二列而配置之垂直式MOS-电晶体所需之孔洞(180)之前,须以第一绝缘材料填入间隙(15),-形成此种由第二绝缘材料所构成之绝缘结构(13,17),沟渠填充物(9)和第二电极层(20)可选择性地对第二绝缘材料进行蚀刻,-第二电极层(20)藉由回蚀刻而选择性地对绝缘结构(13,17)进行结构化。4.如申请专利范围第1或第2项之方法,其中在形成条形掺杂区(7)之前在沟渠(5)之侧壁上形成光罩式间隔物(6),其在沟渠(5)进行填充之前须去除。5.如申请专利范围第1或第2项之方法,其中-相邻沟渠(5)之间的距离基本上等于沟渠(5)之宽度,-孔洞须各别延伸至沟渠(5)之一半宽度以形成垂直式MOS-电晶体。6.如申请专利范围第1或第2项之方法,其中-沟渠填充物(9)具有氧化矽,-绝缘结构(13,17)具有氮化矽,-半导体基体(1)至少在单元阵列区域中含有单晶矽。7.如申请专利范围第1或第2项之方法,其中-沟渠(5)在各行之方向中的尺寸须使沟渠(5)经由单元阵列而突出,-形成此种沿着第一列而配置之垂直式MOS-电晶体的同时,在单元阵列之外部须形成控制电路所需之MOS-电晶体以用于条形之掺杂区(7)中。图式简单说明:第一图在形成p-掺杂之井状区和沟渠光罩之后的半导体基体。第二图在形成条形沟渠之后的半导体基体切面图。第三图在沟渠侧壁上形成间隔物之后和在沟渠底部上形成条形掺杂区之后以及相邻沟渠之间的切面图。第四图以沟渠填充物填入沟渠且随后进行回蚀刻之后的半导体基体切面图。第五图形成第一规划光罩以及蚀刻第一孔洞之后的半导体基体切面图。第六图形成第一电极层,绝缘层和字线光罩之后的半导体基体切面图。第七图形成第一字线和第一闸极电极以及去除字线光罩之后的半导体基体切面图。第八图在第七图中以VIII-VIII表示之切面图。第九图在第七图中以IX-IX表示之切面图。第十图在第七图,第八图和第九图中所显示结构之俯视图。第十一图以绝缘材料填入第一闸极电极侧面上所产生之间隙以及在第一字线边缘上形成绝缘间隔物之后的半导体基体在第九图中所示之切面图。第十二图在第十一图中以XII-XII表示之切面图。第十三图在形成第二规划光罩和第二孔洞之开口之后显示在第十一图中之切面图。第十四图在第十三图中以XIV-XIV表示之切面图。第十五图在第十三图和第十四图中所显示结构之俯视图。第十六图在形成第二闸极介电质和第二电极层之后在第十七图中以XVI-XVI表示之显示于第十四图中之切面图。第十七图在沈积第二电极层之后在第十六图中以XVII-XVII表示之显示于第十三图中之切面图。第十八图在等向性蚀刻第二电极层以形成第二字线和第二闸极电极之后显示在第十七图中之切面图。第十九图具有单元阵列和控制电路之已制成之记忆体单元配置的俯视图。 |
